第6章 門電路和組合邏輯電路

1、第6章 門電路與組合邏輯電路,1,第6章 門電路和組合邏輯電路,6.1 數(shù)字信號(hào)、數(shù)制與碼制,6.2 邏輯函數(shù)及其化簡(jiǎn),6.3 邏輯門電路,6.4 組合邏輯電路,2,6.1 數(shù)字信號(hào)、數(shù)制與碼制,數(shù)字信號(hào)是在時(shí)間和數(shù)值上都離散的信號(hào)有0、1兩個(gè)數(shù)值,數(shù)字信號(hào)是一種躍變的脈沖信號(hào)，持續(xù)時(shí)間短,數(shù)字信號(hào)傳輸可靠，易于存儲(chǔ)，抗干擾能力強(qiáng)，穩(wěn)定性好,最常見的矩形波和尖頂波，如上圖所示,,3,實(shí)際的矩形波并不那么理想，上升沿和

2、下降沿不是很陡峭，實(shí)際的矩形波如圖所示，圖中標(biāo)明了脈沖波形的幾個(gè)主要參數(shù)。,脈沖幅值Um：脈沖波形最大值,,脈沖周期T：相鄰兩個(gè)脈沖信號(hào)上升沿（或下降沿）上，脈沖幅度的10%兩點(diǎn)之間的時(shí)間間隔,脈沖上升時(shí)間tr：脈沖從幅值 的10%處上升到幅值 的90%處所需的時(shí)間值。,脈沖下降時(shí)間tf：脈沖從90%幅值下降到10%幅值所需的時(shí)間,脈沖寬度tp：脈沖波形上升到50%Um至下降到50%Um所需的時(shí)間。,6.1 數(shù)字信

3、號(hào)、數(shù)制與碼制,4,6.1 數(shù)字信號(hào)、數(shù)制與碼制,,,,任意進(jìn)制（N進(jìn)制）計(jì)數(shù)的一般形式,十進(jìn)制,規(guī)則：用N來取代此式中的10，其中低位和相鄰高位之間的關(guān)系是“逢十進(jìn)一”,,二進(jìn)制,規(guī)則：二進(jìn)制是以2為基數(shù)的計(jì)數(shù)進(jìn)位制。在二進(jìn)制中僅有0和1兩個(gè)數(shù)碼。二進(jìn)制的關(guān)系是“逢二進(jìn)一”，即1+1=10。,,5,6.1 數(shù)字信號(hào)、數(shù)制與碼制,,,,,,,,,6,6.1 數(shù)字信號(hào)、數(shù)制與碼制,采用“除2取余”,整數(shù)部分,十進(jìn)制轉(zhuǎn)換成十六進(jìn)制,,

4、步驟如下,用2整除十進(jìn)制整數(shù)，可以得到一個(gè)商和余數(shù)；再用2去除商，又會(huì)得到一個(gè)商和余數(shù)，如此進(jìn)行，直到商為0時(shí)為止，然后把先得到的余數(shù)作為二進(jìn)制數(shù)的低位有效位，后得到的余數(shù)作為二進(jìn)制數(shù)的高位有效位，依次排列。,7,6.1 數(shù)字信號(hào)、數(shù)制與碼制,采用“乘2取整”法,小數(shù)部分,十進(jìn)制轉(zhuǎn)換成十六進(jìn)制,,步驟如下,用2乘十進(jìn)制小數(shù)，可以得到積，將積的整數(shù)部分取出，再用2乘余下的小數(shù)部分，又得到一個(gè)積，再將積的整數(shù)部分取出，如此 進(jìn)行，直到積中

5、的小數(shù)部分為零，此時(shí)0或1為二進(jìn)制的最后一位，或者達(dá)到所要求的精度為止 。,8,6.1 數(shù)字信號(hào)、數(shù)制與碼制,,,【例6.1.1】 將十進(jìn)制數(shù)25.125轉(zhuǎn)換為二進(jìn)制數(shù)。,將上述兩部分相加，綜合可得(25.125)10 = (11001.001)2,9,6.1 數(shù)字信號(hào)、數(shù)制與碼制,,,十進(jìn)制轉(zhuǎn)換成十六進(jìn)制與十進(jìn)制轉(zhuǎn)換成二進(jìn)制類似，只要把整數(shù)部分的除2改成除16，小數(shù)部分的乘2改成乘16即可。,十進(jìn)制轉(zhuǎn)換成十六進(jìn)制,10,6.1

6、數(shù)字信號(hào)、數(shù)制與碼制,用二進(jìn)制數(shù)表示一位十進(jìn)制數(shù)的編碼，稱為二-十進(jìn)制碼，即BCD碼。其中8421碼是BCD碼中最常用的代碼，從 高位到低位的權(quán)值分別為8、4、2、1。上表所示為8421的代碼表。,,,BCD（Binary Coded Decimal）碼,11,6.1 數(shù)字信號(hào)、數(shù)制與碼制,,,【例6.1.2】 求二進(jìn)制數(shù)10001.01對(duì)應(yīng)的BCD8421碼。,解：首先將二進(jìn)制數(shù)10001.01轉(zhuǎn)換成十進(jìn)制數(shù)，得(10001.01)

7、2 = (17.25)10，再分別將十進(jìn)制數(shù)17.25中的每個(gè)數(shù)值分別轉(zhuǎn)換成8421碼。1對(duì)應(yīng)0001；7對(duì)應(yīng)0111；2對(duì)應(yīng)0010；5對(duì)應(yīng)0101，將以上數(shù)值按其權(quán)位分別放置，即可得(10001.01)2 = (17.25)10 = (00010111.00100101)BCD8421,12,,,6.2 邏輯函數(shù)及其化簡(jiǎn),6.2.1 邏輯代數(shù)的運(yùn)算,邏輯運(yùn)算的基本運(yùn)算有3種：與、或和非運(yùn)算。,1．與邏輯,,圖6.2.1 由

8、開關(guān)組成的與邏輯門電路,當(dāng)決定某一事件的所有條件都具備時(shí)，事件才能發(fā)生。,表6.2.1 與邏輯的真值表,,,,13,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,在邏輯代數(shù)中，用運(yùn)算符號(hào)表示各種邏輯的輸出與輸入之間的關(guān)系，形成了邏輯函數(shù)表達(dá)式。與邏輯的關(guān)系式為,,與邏輯的 邏輯符號(hào)如圖6.2.2所示。,圖6.2.2,14,,,6.2 邏輯函數(shù)及其化簡(jiǎn),2．或邏輯,,當(dāng)決定某一事件的一個(gè)或多個(gè)條件滿足時(shí)，事件便能發(fā)生。,表6.2.1 或邏輯

9、的真值表,圖6.2.3 由開關(guān)組成的或邏輯門電路,15,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,或邏輯的關(guān)系式為,,或邏輯的邏輯符號(hào)如圖6.2.4所示,,,圖6.2.4,16,,,6.2 邏輯函數(shù)及其化簡(jiǎn),3．非邏輯,,條件具備時(shí)，事件不能發(fā)生；條件不具備時(shí)，事件一定發(fā)生。,表6.2.3 非邏輯的真值表,圖6.2.5 由開關(guān)組成的非邏輯門電路,17,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,非邏輯的關(guān)系式為,,非邏輯的邏輯符號(hào)如圖6.2

10、.5所示,,,圖6.2.5,,18,,,6.2 邏輯函數(shù)及其化簡(jiǎn),6.2.2 邏輯代數(shù)的基本定律,,19,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,解：列出A、B取值組合的真值表，如表6.2.5所示，對(duì)應(yīng)A、B的不同組合，等式兩邊的真值表 相同，因此，反演律成立。,20,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,,【例6.2.2】 證明,解：從等式右邊推導(dǎo)，展開式子，分別利用互補(bǔ)律、吸收率,,21,,,6.2 邏輯函數(shù)及其化簡(jiǎn),6

11、.2.3 邏輯函數(shù)的表達(dá)方式,,邏輯函數(shù)常用邏輯式、邏輯狀態(tài)表、邏輯圖等幾種方法表達(dá) ，這些方法之間也可以相互轉(zhuǎn)換。,1．邏輯式,在前面介紹的邏輯式中，A和B是輸入變量，Y是輸出變量；字母上無反號(hào)的是原變量，有反號(hào)的是反變量。邏輯式是用與、或、非等運(yùn)算來表達(dá)邏輯函數(shù)的表達(dá)式。比如,,22,最小項(xiàng) m：m是乘積項(xiàng)包含n個(gè)因子n個(gè)變量均以原變量和反變量的形式在m中出現(xiàn)一次,最小項(xiàng)之和最大項(xiàng)之積,一、最小項(xiàng),在n個(gè)變量邏輯函數(shù)中，若m

12、為包含n個(gè)因子的乘積項(xiàng)，而且這n個(gè)變量均以原變量或反變量的形式在m中出現(xiàn)一次，則稱m為該組變量的最小項(xiàng)。,1、概念：,6.2 邏輯函數(shù)及其化簡(jiǎn),23,最小項(xiàng)的性質(zhì),在輸入變量任意取值下，有且僅有一個(gè)最小項(xiàng)的值為1。全體最小項(xiàng)之和為1 。任何兩個(gè)最小項(xiàng)之積為0 。兩個(gè)相鄰的最小項(xiàng)之和可以合并，消去一對(duì)因子，只留下公共因子。 ------相鄰：僅一個(gè)變量不同的最小項(xiàng) 如,6.2 邏輯函數(shù)及其化簡(jiǎn),2

13、4,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,,,,,,,,2．邏輯狀態(tài)表,邏輯狀態(tài)表也稱為真值表，是將輸入邏輯變量的各種可能取值和相應(yīng)的函數(shù)值排列在一起而組成的表格。,25,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,,,,,,,,26,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,,,,,,,,3．邏輯圖,27,,,6.2 邏輯函數(shù)及其化簡(jiǎn),6.2.4 邏輯函數(shù)的化簡(jiǎn),,,邏輯函數(shù)化簡(jiǎn)的方法,,邏輯代數(shù)運(yùn)算法化簡(jiǎn),卡諾圖化簡(jiǎn),28,,,

14、6.2 邏輯函數(shù)及其化簡(jiǎn),,,（1）并項(xiàng)法 規(guī)則：利用 ，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)或兩個(gè)變量，例如,,29,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,（2）吸收律應(yīng)用 A+AB=A，消去多余的因子，例如:,,,,,,（3）配項(xiàng)法應(yīng)用 ，將 與乘積項(xiàng)相乘，展開化簡(jiǎn)，例如,,30,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,,,,,,,（4）加項(xiàng)法應(yīng)用

15、 ，在邏輯式中添加相同的項(xiàng)，然后合并化簡(jiǎn)，例如,,,【例6.2.3】 應(yīng)用邏輯代數(shù)運(yùn)算法化簡(jiǎn)邏輯式 。,,,31,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,,,,,,,,,,,【例6.2.4】 化簡(jiǎn)邏輯式 。,,代數(shù)法化簡(jiǎn)邏輯函數(shù)的優(yōu)點(diǎn),,簡(jiǎn)單方便，對(duì)函數(shù)中的變量個(gè)數(shù)沒有限制,缺點(diǎn),,需要

16、熟練地掌握和靈活地運(yùn)用邏輯代數(shù)的基本定律和基本公式，并且需要一定的技巧。,卡諾圖的構(gòu)成,圖中的一小格對(duì)應(yīng)真值表中的一行，即對(duì)應(yīng)一個(gè)最小項(xiàng)，又稱真值圖,A B,0 0,0 1,1 0,1 1,m0,m1,m2,m3,A,B,AB,A,B,1,0,1,0,m0,m1,m2,m3,mi,A,BC,0,1,00,01,11,10,00,01,11,10,00,01,11,10,m0,m1,m2,

17、m3,m4,m5,m6,m7,m0,m1,m2,m3,m4,m5,m6,m7,m12,m13,m14,m15,m8,m9,m10,m11,AB,CD,,二變量K圖,三變量K圖,四變量K圖,,1. 先將函數(shù)變換成與或表達(dá)式形式（最小項(xiàng)之和形式或者簡(jiǎn)化形式）。,3. 選取化簡(jiǎn)后的乘積項(xiàng)（簡(jiǎn)稱合并或圈圈）：,2. 將函數(shù)填入相應(yīng)的卡諾圖中，存在的最小項(xiàng)對(duì)應(yīng)的方格填1，其它填0。,化簡(jiǎn)（畫圈）原則：①將填1的方格全部圈

18、起來②圈的數(shù)量最少（乘積項(xiàng)最少）③圈的圈最大（最小項(xiàng)最多）④最小項(xiàng)可重復(fù)被圈，但每圈內(nèi)須有新最小項(xiàng),4. 每個(gè)圈寫出一個(gè)乘積項(xiàng)。按取同去異原則。,5. 最后將全部積項(xiàng)邏輯加即得最簡(jiǎn)與或表達(dá)式。,卡諾圖的構(gòu)成,34,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,表6.2.7 例6.2.5真值表,圖6.2.9 例6.2.5邏輯函數(shù)的卡諾圖,【例6.2.5】 已知函數(shù)的真值表如表6.2.7所示，試畫出Y的卡諾圖并寫出化簡(jiǎn)后的邏輯函數(shù)表達(dá)式。

19、,解：將真值表Y=1對(duì)應(yīng)的最小項(xiàng)分別在卡諾圖中對(duì)應(yīng)的方格中填入1，其余的方格不填，如圖6.2.9所示。將取值為1的相鄰小方格圈起來。由于卡諾圖是平面結(jié)構(gòu)，因此在反映邏輯相鄰項(xiàng)時(shí)，除了幾何位置相鄰?fù)?，還考慮對(duì)折原理，即上下左右的最小項(xiàng)都具有相鄰關(guān)系。因此，本題中只有一個(gè)大圈。,,35,,,6.2 邏輯函數(shù)及其化簡(jiǎn),,,,,【例6.2.6】 應(yīng)用卡諾圖化簡(jiǎn)函數(shù) 。,解：卡諾

20、圖如圖6.2.10所示，根據(jù)圖中兩個(gè)圈可以得出,,圖6.2.10 例6.2.6的卡諾圖,,【例6.2.7】 應(yīng)用卡諾圖化簡(jiǎn)函數(shù),解：卡諾圖如圖6.2.11所示，根據(jù)圖中3個(gè)圈可看出，3個(gè)圈中最小項(xiàng)（即保留圈內(nèi)最小項(xiàng)的相同變量）分別為AB、BC、AC。所以最后得出化簡(jiǎn)后的邏輯式為,,（2-36）,一、二極管與門,邏輯變量,邏輯函數(shù),( uD=0.3V ),真值表：,邏輯式：Y=A ? B,邏輯符號(hào),6.3 邏輯門電路,二、二極管

21、或門,邏輯式：Y=A+B,邏輯符號(hào)：,真值表：,6.3 邏輯門電路,（2-38）,三、三極管非門,邏輯式：,邏輯符號(hào),真值表：,6.3 邏輯門電路,,,組合邏輯門是由與門、或門、非門中的全部或若干種結(jié)合在一起構(gòu)成的邏輯門。,1 .與非門,與門在前，非門在后，串聯(lián)則構(gòu)成與非門。與非門的真值表和與非運(yùn)算一致，見右表。與非門的邏輯關(guān)系和與門的邏輯關(guān)系相反，只有各輸入端都是“1”，輸出才為“0”，輸入端只要有“0”，輸出為“1”。與非門的邏

22、輯符號(hào)如下圖所示。與非門是應(yīng)用最廣的門電路之一。,6.3 邏輯門電路,,Y,或門在前，非門在后，串聯(lián)即可構(gòu)成或非門?；蚍情T的邏輯關(guān)系為：有“1”出“0”，全“0”出“1”，或非門的輸出和或門正好相反，或非門的真值表見下表?；蚍情T的邏輯符號(hào)如下圖所示。,2.或非門,6.3 邏輯門電路,與門在前，后接或非門，則構(gòu)成與或非門。與或非門的邏輯符號(hào)如圖所示。若干個(gè)與門先分別進(jìn)行與運(yùn)算，然后，對(duì)與運(yùn)算的結(jié)果再進(jìn)行或非運(yùn)算。真值表和邏輯符號(hào)如下所

23、示，?既可為0，也可為1。,3. 與或非門,6.3 邏輯門電路,,,,6.3 邏輯門電路,,,,,,,,,,,,,,,解：由邏輯圖可以寫出邏輯關(guān)系式,輸出信號(hào)Y的波形如圖6.3.8所示。,圖6.3.7 例6.3.1圖,圖6.3.8 例6.3.1的題解圖,【例6.3.1】 試寫出圖6.3.7所示電路的邏輯式，并根據(jù)給定的輸入波形畫出輸出波形Y。,,,6.3 邏輯門電路,,,,,,,,,,,,,,,6.3.3 TTL門電路,TT

24、L門電路是由三極管構(gòu)成的集成電路，屬于雙極型器件，具有工作速度快、穩(wěn)定性好、負(fù)載能力強(qiáng)等優(yōu)點(diǎn)，但是功耗較大，工藝復(fù)雜，不易做成大規(guī)模集成電路。這類數(shù)字集成門通稱為TTL集成邏輯門電路。,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,+5 V,ABC,T1,R1,R2,T2,T3,T4,T5,R3,R5,R4,,Y,,,,,,,,,TTL與非門電路,多發(fā)射極晶體管,T1 等效電路,6.3

25、 邏輯門電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,+5 V,ABC,T1,R1,R2,T2,T3,T4,T5,R3,R5,R4,,Y,設(shè): uA= 0.3 V uB= uC= 3.6 V，則 UB1 = 0.3 + 0.7 = 1 V,,,,,,,RL,,uY = 5 – ube3 – ube4 – uR2= 5 – 0.7 – 0.7 = 3.6 V,拉電流,,,,,,UB1= 1V,u

26、Y = 3.6 V,,,?,,,,,,T2 、T5 截止，T3、 T4 導(dǎo)通,,,Y = 1,1. 輸入不全為 1,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,+5 V,ABC,T1,R1,R2,T2,T3,T4,T5,R3,R5,R4,,Y,設(shè) uA= uB= uC= 3.6 V ，輸入端全部是高電平，UB1升高，足以使 T2 、T5 導(dǎo)通，uo = 0.3 V,Y = 0。且UB1= 2.1V，T1 發(fā)

27、射結(jié)全部反偏。,UC2 = UCE2 + UBE5 = 0.3 + 0.7 = 1 V，使 T3 導(dǎo)通，T4 截止。,,灌電流,,,,,,,,,,,,UB1= 2.1V,UC2= 1V,uY = 0.3V,,,,,,,,,,,2. 輸入全為 1,集成門電路電氣特性及主要參數(shù),電壓傳輸特性：輸出電壓uO與輸入電壓uI的關(guān)系曲線。,1. 曲線分析,,2024/3/31,2. 輸入輸出電平,集成門電路電氣特性及主要參數(shù),,2024/3/3

28、1,49,(3) 開門電平UON一般要求UON≤1.8V(4) 關(guān)門電平UOFF一般要求UOFF≥0.8V,在保證輸出為額定低電平的條件下，允許的最小輸入高電平的數(shù)值，稱為開門電平UON。,在保證輸出為額定高電平的條件下，允許的最大輸入低電平的數(shù)值，稱為關(guān)門電平UOFF。,集成門電路電氣特性及主要參數(shù),,2024/3/31,50,(5) 閾值電壓UTH 電壓傳輸特性曲線轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的uI值稱為閾值電壓UTH（又

29、稱門檻電平）。通常UTH≈1.4V。,(6) 噪聲容限（ UNL和UNH ） 噪聲容限也稱抗干擾能力，它反映門電路在多大的干擾電壓下仍能正常工作。 UNL和UNH越大，電路的抗干擾能力越強(qiáng)。,集成門電路電氣特性及主要參數(shù),2024/3/31,51,① 低電平噪聲容限（低電平正向干擾范圍） UNL=UOFF-UIL UIL為電路輸入低電平的典型值（0

30、.3V） 若UOFF=0.8V，則有 UNL=0.8-0.3=0.5 (V),② 高電平噪聲容限（高電平負(fù)向干擾范圍）　　　　　　UNH = UIH - UON　 UIH為電路輸入高電平的典型值（3V） 若UON=1.8V，則有 UNH = 3-1.8 =1.2 (V),集成門電路電氣特性及主要參數(shù),2024/3/31,52,平均傳輸延遲時(shí)間tpd,平均傳輸延遲時(shí)間tpd表征了門電路的開關(guān)速度。,tpd =

31、 （tpLH +tpHL）/2,TTL與非門的傳輸延遲時(shí)間,集成門電路電氣特性及主要參數(shù),53,,,6.3 邏輯門電路,,,,,,,,,,,,,,,,,,,,,6.3.4 CMOS門電路,MOS門電路由絕緣柵型場(chǎng)效應(yīng)管組成，由NMOS和PMOS兩種場(chǎng)效應(yīng)管組成的互補(bǔ)型MOS電路稱為CMOS門電路。CMOS電路是一種制造工藝簡(jiǎn)單、功耗低、抗干擾能力強(qiáng)、便于集成的數(shù)字集成器件，目前應(yīng)用非常廣泛。,54,,,6.3 邏輯門電路,,,,,

32、,,,,,,,,,,,,,,,,1．CMOS非門電路,CMOS非門電路又稱為CMOS反相器。驅(qū)動(dòng)管VT1（N溝道增強(qiáng)型MOS管）和負(fù)載管VT2（P溝道增強(qiáng)型MOS管）形成互補(bǔ)對(duì)稱結(jié)構(gòu)，其柵極連接輸入端A，漏極連接輸出端Y，襯底與各自的源極相連。,,圖6.3.16 CMOS非門電路,55,,,6.3 邏輯門電路,,,,,,,,,,,,,,,,,,,,,2．CMOS與非門電路,兩輸入的CMOS與非門電路如圖6.3.17所示，驅(qū)動(dòng)管VT1

33、和VT2是NMOS管，在結(jié)構(gòu)上串聯(lián)。負(fù)載管VT3和VT4采用并聯(lián)的PMOS管。負(fù)載管整體與驅(qū)動(dòng)管串聯(lián)。VT1和VT3的柵極相連形成輸入端A，VT2和VT4的柵極相連形成輸入端B。,,圖6.3.17 CMOS與非門電路,,,56,,,6.3 邏輯門電路,,,,,,,,,,,,,,,,,,,,,3．CMOS或非門電路,兩輸入的CMOS或非門電路，驅(qū)動(dòng)管VT1和VT2采用互相并聯(lián)的N溝道增強(qiáng)型MOS管，負(fù)載管VT3和VT4采用互相串聯(lián)的P

34、溝道MOS管。,,圖6.3.18 CMOS或非門電路,,,,57,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,組合邏輯電路是由各種邏輯門電路構(gòu)成的，在組合邏輯電路中，任意時(shí)刻的輸出僅僅取決于當(dāng)前時(shí)刻的輸入，與電路之前的狀態(tài)無關(guān)，即輸出狀態(tài)與輸入狀態(tài)有即時(shí)性，電路不具備記憶功能。,6.4.1 組合邏輯電路的分析,組合邏輯電路的分析，就是在給定的邏輯電路的條件下，找出輸入和輸出端的邏輯函數(shù)表達(dá)式并化簡(jiǎn)。其

35、基本步驟是：（1）根據(jù)邏輯圖，從輸入到輸出逐級(jí)寫出各個(gè)邏輯門電路的邏輯函數(shù)表達(dá)式；（2）利用邏輯函數(shù)的代數(shù)法或卡諾圖化簡(jiǎn)法，對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)或變換，得到最簡(jiǎn)邏輯函數(shù)表達(dá)式；（3）根據(jù)化簡(jiǎn)后的表達(dá)式列出邏輯真值表；（4）由真值表總結(jié)概括電路的邏輯功能。,58,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,【例6.4.1】 分析圖6.4.1所示的 電路的邏輯功能。,解：（1）由邏輯圖寫出邏輯函數(shù)

36、表達(dá)式，并化簡(jiǎn)從每個(gè)門電路的輸入端到輸出端，依次寫出各個(gè)邏輯門電路的邏輯函數(shù)表達(dá)式，最后寫出輸出與各輸入之間的邏輯函數(shù)表達(dá)式。即,,圖6.4.1 例6.4.1的圖,59,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,表6.4.1 例6.4.1的真值表,（2）由邏輯函數(shù)表達(dá)式列出真值表，如表6.4.1所示。,（3）根據(jù)真值表分析電路邏輯功能從真值表可見，當(dāng)C=1時(shí)，Y=A；當(dāng)C=0時(shí)，Y=B。該電

37、路的功能是通過控制端C的不同狀態(tài)來選擇輸入信號(hào)，即具有數(shù)據(jù)選擇功能。,60,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,【例6.4.2】 組合邏輯電路如圖6.4.2所示，試分析其邏輯功能。,圖6.4.2 例6.4.2的圖,解：（1）由邏輯圖寫出邏輯函數(shù)表達(dá)式，并化簡(jiǎn),,61,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,（2）由邏輯函數(shù)表達(dá)式列出真值表，如表6.4

38、.2所示。,,表6.4.2 例6.4.2的邏輯真值表,圖6.4.3 異或門的邏輯符號(hào),62,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,6.4.2 組合邏輯電路的設(shè)計(jì),（3）根據(jù)化簡(jiǎn)后的邏輯函數(shù)表達(dá)式，選擇合適的器件類型，并畫出邏輯電路圖。,組合邏輯的設(shè)計(jì)是分析的逆過程，根據(jù)給定的邏輯功能要求，設(shè)計(jì)出實(shí)現(xiàn)這些功能的最佳電路。其基本步驟是：,（1）根據(jù)設(shè)計(jì)的邏輯功能要求列出真值表；,,（2）通

39、過真值表寫出邏輯函數(shù)表達(dá)式，并化簡(jiǎn)和變換；,,63,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,【例6.4.3】 設(shè)計(jì)一個(gè)三人表決的邏輯電路。每人有一電鍵，如果贊成就按電鍵，表示1；如果不贊成，不按鍵，表示0。表決結(jié)果用指示燈表示，如果多數(shù)贊成，則指示燈亮，Y=1；反之則不亮，Y=0。,解：（1）分析設(shè)計(jì)要求，列出真值表，如表6.4.3所示。,表6.4.3 例6.4.3的真值表,64,,,6.4

40、 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,（2）根據(jù)真值表寫出相應(yīng)的邏輯式,,為了獲得最簡(jiǎn)單的設(shè)計(jì)結(jié)果，應(yīng)該將初步得到的邏輯式進(jìn)行化簡(jiǎn)，可得,,65,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,（3）畫出邏輯電路圖可通過上述的邏輯式，用與門和或門實(shí)現(xiàn)題設(shè)的邏輯關(guān)系。但是在集成電路中，與非門是基本的器件，也可以使用與非門來實(shí)現(xiàn)題設(shè)的邏輯關(guān)系，對(duì)應(yīng)的邏輯式通過兩次

41、求反并用反演律將邏輯式變換為與非式,,圖6.4.4 例6.4.3的解圖,66,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,【例6.4.4】 工廠里，有3條流水線工作，大車間有兩條流水線，小車間有一條流水線。如果一條流水線工作，則只需要小車間供電；如果兩條流水線工作，則只需大車間供電；如果3條流水線同時(shí)開工，則需要兩個(gè)車間同時(shí)供電。試畫出控制兩個(gè)車間供電的邏輯圖。,表6.4.4 例6.4.

42、4的真值表,解：（1）分析設(shè)計(jì)要求，列出真值表。A、B、C分別代表3條流水線的工作狀態(tài)，開工為1，不開工為0；Y和G分別表示大車間和小車間的供電與否，供電為1，不供電為0。列出其真值表，,67,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,（2）根據(jù)真值表寫出相應(yīng)的邏輯表達(dá)式并化簡(jiǎn),,,（3）根據(jù)化簡(jiǎn)后的邏輯式畫出邏輯圖,68,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,

43、,,,,,,,,,,,,,,,6.4.3 加法器,1．半加器半加器即指不考慮低位的進(jìn)位，僅考慮本位的兩個(gè)二進(jìn)制數(shù)相加，稱為半加。設(shè)兩個(gè)一位二進(jìn)制數(shù)A、B相加，S表示兩個(gè)數(shù)的半加和，C為進(jìn)位。,根據(jù)表可寫出邏輯表達(dá)式，即,,,由表達(dá)式可見，半加器可以用一個(gè)異或門和一個(gè)與門實(shí)現(xiàn),表6.4.5 半加器的真值表,69,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,圖6.4.6 半加器

44、的邏輯電路和邏輯符號(hào),70,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,2．全加器除了最低位外，其他位不僅要考慮本位加數(shù)Ai和Bi，還需要考慮來自低位的進(jìn)位Ci-1，將這3個(gè)數(shù)相加，得出本位和數(shù)Si和進(jìn)位數(shù)Ci，這種運(yùn)算就是全加。,表6.4.6 全加器真值表,由表可得出邏輯關(guān)系式,71,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,

45、,,,圖6.4.7 全加器邏輯圖及其邏輯符號(hào),72,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,【例6.4.5】 用4個(gè)1位全加器組成一個(gè)邏輯電路，以實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)1100和1011的加法運(yùn)算。,,解：實(shí)現(xiàn)兩個(gè)數(shù)的加法運(yùn)算，即,從上面的加法可見，從最低位開始相加，把進(jìn)位輸出給高位全加器，這樣逐級(jí)傳遞求和，這種結(jié)構(gòu)稱為串行進(jìn)位加法器，設(shè)計(jì)的邏輯電路如圖6.4.8所示。,圖6

46、.4.8 例6.4.5解圖——4位串行加法器電路,73,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,6.4.4 編碼器,,1．二進(jìn)制編碼器用n位二進(jìn)制代碼對(duì)2n個(gè)信號(hào)進(jìn)行編碼的電路，稱為二進(jìn)制編碼器。例如，3位二進(jìn)制代碼可以對(duì)8個(gè)信號(hào)進(jìn)行編碼，這種編碼器通常稱為8線-3線編碼器，也稱為3位二進(jìn)制編碼器。這種編碼器有一個(gè)特點(diǎn)，即任何時(shí)刻只允許輸入一個(gè)有效的信號(hào)，不能同時(shí)出現(xiàn)

47、兩個(gè)或兩個(gè)以上的有效信號(hào)。例如，當(dāng)I2 =1時(shí)，其他輸入信號(hào)須為0，輸出即為010。,74,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,現(xiàn)以8線-3線編碼器為例，分析編碼器的工作原理。（1）確定二進(jìn)制代碼的位數(shù)。N =8，取n=3。（2）列編碼表。因?yàn)檩斎胱兞炕ハ嗯懦?，可以直接列出編碼表。,,,,表6.4.7 3位二進(jìn)制編碼器的編碼表,（3）由編碼表寫出邏輯式，并根據(jù)要求

48、進(jìn)行變換。由表6.4.7得,75,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,（4）根據(jù)邏輯式，畫出編碼器的邏輯圖?？捎梅情T和與非門畫出邏輯圖，如圖6.4.9所示 。,圖6.4.9 3位二進(jìn)制編碼器邏輯圖,76,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,2．二-十進(jìn)制編碼器,二-十進(jìn)制的編碼器是將十進(jìn)制

49、0～9這10個(gè)數(shù)碼編成二進(jìn)制代碼的電路。輸入的是0～9這10個(gè)數(shù)碼，輸出的是對(duì)應(yīng)的4位二進(jìn)制代碼（24=16>10），簡(jiǎn)稱BCD碼。4位二進(jìn)制代碼共有16種狀態(tài)，其中任意10種均可表示0～9這10個(gè)數(shù)碼，最常用的編碼方式為8421碼。,上述的編碼器只能輸入一個(gè)信號(hào)，而實(shí)際上常常有多個(gè)輸入端同時(shí)輸入信號(hào)的情況，比如計(jì)算機(jī)的鍵盤編碼電路。這種情況要采用優(yōu)先編碼器。優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)有效，但是只按其中優(yōu)先級(jí)別最高的有效輸入信

50、號(hào)編碼，對(duì)級(jí)別較低的輸入信號(hào)不予理睬。常用的優(yōu)先編碼器的芯片有74LS147（10線-4線）、74LS148（8線-3線）。,3．優(yōu)先編碼器,77,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,圖6.4.10 74LS148的實(shí)物圖,圖6.4.11 74LS148的引腳圖,78,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,

51、,,,,,,,,,74LS148的真值表如表6.4.8所示。,79,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,6.4.5 譯碼器,1．二進(jìn)制譯碼器,譯碼和編碼的過程相反，是將二進(jìn)制代碼（輸入）按其編碼時(shí)的原意譯成對(duì)應(yīng)的信號(hào)或十進(jìn)制數(shù)碼（輸出）。二進(jìn)制的譯碼器有n個(gè)輸入端，2n個(gè)輸出端，常見的譯碼器有2線-4線譯碼器、3線-8線譯碼器和4線-16線譯碼器。,,,最常用的

52、3線-8線譯碼器為74LS138。它有一個(gè)使能端和兩個(gè)控制端，S1高電平有效，為1時(shí)，譯碼；為0時(shí)，禁止譯碼，輸出全為1。 和 低電平有效，均為0時(shí)，可以譯碼，否則，禁止譯碼，輸出全為1。,80,,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,由邏輯表寫出邏輯函數(shù)如下：,,,,,,,,,可見，當(dāng)使能端有效時(shí)，每個(gè)輸出函數(shù)等于輸入變量最小項(xiàng)的非。,81,,,6.

53、4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,【例6.4.6】 用3線-8線譯碼器74LS138實(shí)現(xiàn)邏輯式 。,解：將函數(shù)用最小項(xiàng)表示,,把輸入變量A、B、C分別接到譯碼器的輸入端，函數(shù)Y表示為,Y=Y7+Y6+Y4+Y0+Y5,82,,6.4 組合邏輯電路,,,,,,,,,,,,,,,,,,,,

54、,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,2．顯示譯碼器,顯示譯碼器是用來驅(qū)動(dòng)顯示器件，以顯示數(shù)字或字符的部件。顯示譯碼器隨顯示器件的類型而異。常用的發(fā)光二極管數(shù)碼管、液晶數(shù)碼管、熒光數(shù)碼管等是由7或8個(gè)字段構(gòu)成字形，因而與之相配的有BCD七段或八段顯示譯碼器。,發(fā)光二極管LED是半導(dǎo)體數(shù)碼管的基本單元，它將十進(jìn)制數(shù)分成7個(gè)字段，每段為一個(gè)發(fā)光二極管，其字形結(jié)構(gòu)如圖6.4.14所示。選擇不同的字段發(fā)光，可顯示出