基于單片機(jī)和fpga的位同步信號(hào)提?。ǜ匠绦颍井厴I(yè)設(shè)計(jì)論文】

1、湖南工程學(xué)院畢業(yè)設(shè)計(jì)論文題目：基于單片機(jī)和基于單片機(jī)和FPGA的位同步信號(hào)提取的位同步信號(hào)提取專業(yè)班級(jí)：電子信息工程學(xué)生姓名：學(xué)號(hào)：完成日期：指導(dǎo)教師：評(píng)閱教師：2006年6月湖南工程學(xué)院應(yīng)用技術(shù)學(xué)院畢業(yè)設(shè)計(jì)（論文）任務(wù)書設(shè)計(jì)（論文）題目：基于單片機(jī)和FPGA的位同步信號(hào)提取姓名李國(guó)冀專業(yè)電子信息工程班級(jí)0281學(xué)號(hào)16指導(dǎo)老師劉正青職稱實(shí)驗(yàn)師教研室主任劉望軍一、基本任務(wù)及要求：本課題是設(shè)計(jì)一具有通用性的輸入信號(hào)的位同步提取系統(tǒng)，系統(tǒng)可

2、以實(shí)現(xiàn)10HZ~1MHZ的信號(hào)同步。使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場(chǎng)可編程邏輯門陣列FPGA完成位同步信號(hào)提取，通過理論和實(shí)驗(yàn)研究，完成硬件電路和軟件設(shè)計(jì)并試制樣機(jī)，要求完成：1、單片機(jī)實(shí)時(shí)控制FPGA，完成實(shí)時(shí)頻率跟蹤測(cè)量和自動(dòng)鎖相；2、在FPGA內(nèi)部，設(shè)計(jì)完成以下部分：A、全數(shù)字鎖相環(huán)DPLL，主要包含：數(shù)控振蕩器、鑒相器、可控模分頻器B、LED動(dòng)態(tài)掃描電路、FPGA和單片機(jī)的數(shù)字接口，以完成兩者之間的數(shù)字傳遞3、設(shè)計(jì)輔助電路：鍵盤、LE

3、D；二、進(jìn)度安排及完成時(shí)間：（1）第二周至第四周：查閱資料、撰寫文獻(xiàn)綜述和開題報(bào)告；（2）第五周至第六周：畢業(yè)實(shí)習(xí)；（3）第六周至第七周：項(xiàng)目設(shè)計(jì)的總體框架：各個(gè)模塊以及各個(gè)模塊之間的關(guān)系確定，各個(gè)模塊的方案選擇與各個(gè)模塊的所用主要器件的確定；（4）第八周至第十三周：各個(gè)模塊的主要器件熟悉及相關(guān)知識(shí)的熟悉；各個(gè)模塊的具體任務(wù)實(shí)現(xiàn)：硬件電路、軟件編程；（5）第十四周至第十五周：系統(tǒng)的總體仿真與調(diào)試（6）第十六周至第十七周：撰寫設(shè)計(jì)說明書；