0.18μmcmos工藝2ghz單片集成頻率合成器設(shè)計(jì)

1、分類(lèi)號(hào) 密級(jí)U D C 編號(hào)桂 林 電 子 科 技 大 學(xué)碩 士 學(xué) 位 論 文題 目: 0.18-µmCMOS工藝2GHz 單片集成頻率合成器設(shè)計(jì)(英文) Design of a 2GHz Monolithic FrequencySynthesizer in 0.18-µm CMOS Process研 究 生 姓 名： 古 鴿指導(dǎo)教師姓名、 職務(wù)： 段吉海 副教授申 請(qǐng) 學(xué) 科 門(mén) 類(lèi)： 工學(xué)碩士學(xué) 科 、 專(zhuān) 業(yè)

2、： 微電子學(xué)與固體電子學(xué)提 交 論 文 日 期： 2009年4月論 文 答 辯 時(shí) 間： 2009年6月年 月 日摘 要摘 要本文以應(yīng)用于無(wú)線局域網(wǎng)射頻收發(fā)器中的頻率綜合器單片集成為設(shè)計(jì)目的， 從系統(tǒng)級(jí)， 電路級(jí)和版圖級(jí)這三個(gè)方面對(duì)電荷泵鎖相環(huán)(CPPLL)頻率綜合器的設(shè)計(jì)做了深入的研究。 以數(shù)模混合為特點(diǎn)的CPPLL頻率合成器集成設(shè)計(jì)較為復(fù)雜和困難， 本文深入分析了CPPLL頻率合成器的組成原理和及其電路實(shí)現(xiàn)， 并給出了數(shù)?；旌系陌鎴D

3、設(shè)計(jì)及后仿真結(jié)果。 主要工作有：首先在系統(tǒng)級(jí)方面， 詳細(xì)討論了頻率合成器鎖相環(huán)路的動(dòng)態(tài)特性和相位噪聲， 介紹了802.11b頻率綜合器系統(tǒng)指標(biāo)的推導(dǎo)，體系結(jié)構(gòu)的選擇以及CPPLL頻率合成器的設(shè)計(jì)流程。在電路設(shè)計(jì)方面， 分析了頻率綜合器中各模塊的設(shè)計(jì)和實(shí)現(xiàn)方法， 著重分析了CMOS 工藝下的LC 壓控振蕩器的低功耗， 低相位噪聲優(yōu)化設(shè)計(jì)， 并完成了802.11b頻率綜合器其他模塊的電路設(shè)計(jì)和優(yōu)化。在版圖設(shè)計(jì)方面， 研究了射頻CPPLL頻率

4、合成器的版圖設(shè)計(jì)方法， 主要包括數(shù)字和模擬模塊的版圖布局、 射頻模擬電路的抗噪聲設(shè)計(jì)、 寄生優(yōu)化設(shè)計(jì)和減小器件失配度的對(duì)稱性設(shè)計(jì)。 在此基礎(chǔ)上， 實(shí)現(xiàn)了完整的單片集成整數(shù)分頻頻率綜合器芯片設(shè)計(jì)，對(duì)版圖進(jìn)行了后仿真試驗(yàn)， 并給出了仿真結(jié)果。本文整個(gè)設(shè)計(jì)均采用0.18-µm單層多晶硅、 六層金屬1.8伏標(biāo)準(zhǔn)N阱CMOS 工藝來(lái)實(shí)現(xiàn)的。 利用Cadence的Spectre仿真器進(jìn)行電路仿真， 使用Virtuoso平臺(tái)進(jìn)行版圖設(shè)計(jì)，利