基于SoCs結(jié)構(gòu)的測試訪問機制的研究與實現(xiàn).pdf

1、集成電路制造技術工藝的極速發(fā)展促使嵌入式系統(tǒng)芯片的廣泛應用，通過 IP核復用技術將不同功能模塊集成到一塊芯片上被稱為稱為片上系統(tǒng)，即微系統(tǒng)芯片 SoC。同時，電路集成規(guī)模和復雜程度的提高以及 IP核種類的多樣性，使得 SoC芯片的可測性實現(xiàn)和測試策略的實施成為棘手的問題。近年來，為解決 SoC測試面積消耗過大和測試時間過長的問題，提出了SoCs測試結(jié)構(gòu)，即在SoC中嵌套 SoC構(gòu)成 SoCs。在SoCs測試結(jié)構(gòu)下，一方面，要設計有效的測

2、試封裝結(jié)構(gòu)實現(xiàn) IP核的可測性，同時要盡量減少寄存器單元的數(shù)量，從而減小測試中的面積消耗進而縮短 SoC整體測試時間；另一方面，對SoC和 SoCs的測試訪問機制 TAM進行科學劃分，對有限的TAM資源進行合理分配，通過資源復用等策略實行分組并行測試，已成為SoC的測試亟需解決的問題。因此，就要對SoCs測試結(jié)構(gòu)的測試策略進行研究，為緩解今后日益復雜的超大規(guī)模集成電路昂貴的測試開銷提供可借鑒的方法。
　　本文中，以ITC’02測試

3、基準電路SoC d695為基礎，建立SoCs系統(tǒng)芯片的層次化測試結(jié)構(gòu)模型。借鑒毫微程序控制器思想，以宏命令為先導，運用軟硬件協(xié)同設計的思想對測試結(jié)構(gòu)模型進行設計與優(yōu)化，設計相應的多級測試訪問機制。在該層次化測試結(jié)構(gòu)下，以傳統(tǒng) SoC測試中單級測試訪問機制的實現(xiàn)方法為依托，根據(jù)掃描測試技術原理以及IEEE1500測試標準，綜合考慮芯核測試外殼的功能實現(xiàn)、核內(nèi)掃描鏈平衡優(yōu)化以及測試總線劃分等原則進行 SoCs并行測試單元 Wrapper設計