基于FPGA的高速數(shù)據(jù)采集卡設(shè)計與實現(xiàn).pdf_第1頁
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文檔簡介

1、數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)的重要組成部分,隨著信息技術(shù)和高速互聯(lián)技術(shù)的飛速發(fā)展,人們面臨的信號處理任務(wù)越來越繁重,數(shù)字信號處理的速度和精度也越來越高,對高速數(shù)據(jù)采集卡研究的重要性日益凸顯。而要解決高分辨率、高精度等問題,對存儲設(shè)備的讀寫速度、高速ADC技術(shù)指標(biāo)要求必然會提高。因此,本文提出的一種基于FPGA的高速數(shù)據(jù)采集技術(shù)應(yīng)運而生。
　　FPGA靈活的配置與驗證設(shè)計方法,豐富的IP核資源,大大簡化了對DDR II SDRA

2、M讀寫和以太網(wǎng)MAC協(xié)議層,給設(shè)計帶來了便利。本文解決方案以FPGA器件為核心,DDR II SDRAM做為存儲設(shè)備,14-bit高精度ADC作為核心模數(shù)轉(zhuǎn)換芯片,使用以太網(wǎng)技術(shù)作為數(shù)據(jù)傳輸協(xié)議的高速數(shù)據(jù)采集卡解決方案。模擬前端高速電路的設(shè)計中,根據(jù)技術(shù)指標(biāo)要求提出合理的設(shè)計方案,經(jīng)過核心器件對比選型、電路原理框圖設(shè)計、最終設(shè)計出各模塊原理圖。設(shè)計中更多的考慮了在輸入電壓范圍較大的情況下如何保證傳輸阻抗匹配等要求。數(shù)據(jù)采集卡的核心控制芯

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