眾核處理器自適應容錯技術(shù)研究.pdf

1、隨著半導體器件工藝的持續(xù)縮小，處理器面臨著更嚴峻的錯誤威脅，包括軟錯誤、硬件磨損、工藝變動等。這使得原來不需要考慮容錯的非關鍵領域的應用也面臨錯誤的威脅。
　　眾核處理器比多核處理器能提供更高的性能和更低的功耗密度，因此它的開發(fā)和應用日益廣泛。眾核處理器的結(jié)構(gòu)和多核有很大差別：每個核相對簡單且通常不使用前瞻執(zhí)行或分支預測等技術(shù)；互聯(lián)方式主要是片上網(wǎng)絡而不是總線；硬件Cache的一致性難以保證而主要使用軟件Cache或局部存儲；操作

2、系統(tǒng)通常只運行在控制核上而不是每個核等等。這些導致眾核處理器的容錯技術(shù)與多核有很大不同，研究適合眾核處理器的低開銷容錯技術(shù)很有必要。
　　眾核處理器適合計算密集的應用而不太適合控制密集的應用。目前它在可靠性要求很高的關鍵領域如航天、能源等使用的還較少，所以本文主要面向通常領域研究容錯技術(shù)。通常領域應用的容錯對開銷極為敏感，難以承受傳統(tǒng)容錯方式的開銷，如三模冗余甚至是雙模冗余。眾核處理器容錯存在很多變動因素。處理器集成了成百上千個核

3、通常會同時運行多個應用，但是各個應用對容錯的需求不同。受限于應用本身的并行性，眾核處理器的計算效率通常較低且會隨著應用的運行發(fā)生變化。芯片的錯誤率受溫度、電壓、主頻等操作環(huán)境影響較大，隨著操作環(huán)境的變化芯片的錯誤率也會變化。
　　著眼于通常領域的眾核處理器的容錯特征，本文提出了自適應容錯技術(shù)，它根據(jù)應用的容錯需求、處理器的計算效率、芯片的錯誤率等動態(tài)地調(diào)整容錯方式從而降低容錯開銷。本文的主要研究工作和創(chuàng)新點如下：
　　1.針

4、對大多數(shù)冗余技術(shù)硬件開銷較大的問題，提出了在眾核處理器上動態(tài)耦合容錯對的輕量級冗余技術(shù)，并通過軟硬件協(xié)同提高錯誤檢測和錯誤恢復的性能。冗余對是兩個執(zhí)行相同程序的處理器核，冗余對通過比較執(zhí)行結(jié)果檢測錯誤。通常的技冗余技術(shù)為了加速冗余對的性能會修改處理器的系統(tǒng)結(jié)構(gòu)和添加較多硬件。本文面向通常領域應用提出在不修改系統(tǒng)結(jié)構(gòu)和只添加少量硬件的前提下利用處理器本身的資源構(gòu)建冗余對的輕量級冗余技術(shù)，它可以將處理器上任意兩個核耦合為冗余對。本文劃分容錯

5、任務為錯誤檢測和錯誤恢復，借助軟硬件協(xié)同方式降低冗余執(zhí)行的開銷。使用硬件進行計算結(jié)果的比對，它在增加少量硬件的情況下能極大地降低錯誤檢測延遲和失效率。通過軟硬件協(xié)同對檢查點的狀態(tài)保存進行延遲隱藏，它減少了檢查點保存的開銷，提高了容錯執(zhí)行的性能。
　　2.針對異常檢測技術(shù)錯誤覆蓋范圍小的問題，提出一種面向眾核執(zhí)行特征的核間異常檢錯方法，并通過動態(tài)混合DMR(雙模冗余)技術(shù)進一步提高異常檢錯的錯誤覆蓋率。異常檢錯是通過檢測處理器的異常

6、行為如指令計算溢出、地址訪問越界、死循環(huán)等進行錯誤檢測的技術(shù)，它不需要重復執(zhí)行程序因而開銷極小。通常的研究將處理器“極小概率發(fā)生的行為”當做異常，而本文提出將處理器核間的“行為差異”當做異常，這極大地擴展了異常覆蓋的范圍。本文通過比對執(zhí)行同一個應用的各個處理器核之間的行為差異(如指令執(zhí)行數(shù)、訪存頻率等)來區(qū)分異常行為。這可以極大的提高發(fā)現(xiàn)錯誤和降低誤判的可能性，能將錯誤覆蓋率提高到接近90％。由于不同程序的對錯誤的敏感程度不同，眾核系統(tǒng)

7、在執(zhí)行不同程序時系統(tǒng)的錯誤率也可能不同。為了進一步提高錯誤的覆蓋率，本文提出在錯誤率較高時使用DMR進行檢錯的混合異常檢錯技術(shù)。它能夠以較低的開銷提升較高的錯誤覆蓋率。
　　3.針對全冗余導致芯片吞吐率減半的問題，提出了一種可按應用容錯需求配置冗余比例的冗余技術(shù)，并通過動態(tài)調(diào)度冗余核進一步提高芯片的吞吐率。通常的容錯都是對所有應用冗余的全系統(tǒng)容錯，這會造成芯片的吞吐率減半。本文根據(jù)應用的容錯需求只為需要容錯的應用提供容錯，這可以降

8、低冗余執(zhí)行的比例，在容錯需求較小時芯片的吞吐率下降非常小。冗余執(zhí)行通常使用兩個核執(zhí)行同一個程序，我們將其中一個負責輸入輸出的核稱為容錯主核，另一個稱為冗余核。通常雙模冗余的冗余核的數(shù)量等于容錯主核的數(shù)量，本文提出當主核吞吐率較低時用較少的冗余核為較多的主核容錯，這可以降低冗余核的數(shù)量，特別是當容錯需求較大時可極大提高芯片的吞吐率。
　　4.針對固定檢查點技術(shù)在錯誤率變動時開銷較大的問題，提出根據(jù)系統(tǒng)錯誤率調(diào)整檢查點間隔的自適應檢查

9、點技術(shù)。檢查點是系統(tǒng)容錯的主要機制，檢查點的開銷和檢查點的間隔密切相關，目前檢查點間隔的確定都是基于恒定錯誤率的。而在錯誤率變動的情況下，自適應檢查點通過預測系統(tǒng)的錯誤率從而確保系統(tǒng)的檢查點間隔始終接近最優(yōu)狀態(tài)，相比固定方法它能夠顯著降低檢查點的開銷。但是自適應方法所能獲得的性能收益與錯誤變動的具體程度相關。因此本文基于系統(tǒng)的溫度、電壓、位置等因素對錯誤率的影響原理，建立了一個錯誤率變動的模型(它包括變動幅度、變動持續(xù)時間等)；基于錯誤