基于多總線可重構(gòu)處理器的L2Cache的設(shè)計(jì)與驗(yàn)證.pdf

1、集成電路的迅速發(fā)展使得處理器和內(nèi)存的訪問速度越來越快，內(nèi)存的速度雖然也在增長(zhǎng)，但是和處理器訪問速度相比還遠(yuǎn)遠(yuǎn)不及。正是由于處理器與存儲(chǔ)器訪問的速度之間存在較大差距的這個(gè)問題的嚴(yán)重性越來越大，所以，為了有效的解決這個(gè)問題，現(xiàn)代的設(shè)計(jì)中采用多級(jí)高速緩沖存儲(chǔ)器來平衡處理器和存儲(chǔ)器之間的訪問速度之差，解決這個(gè)不平衡性問題，因此本設(shè)計(jì)中的二級(jí)高速緩存器也誕生了。而且已經(jīng)變得越來越重要，成為影響計(jì)算機(jī)整體性能的關(guān)鍵因素。
　　本文主要是針對(duì)L

2、2Cache進(jìn)行設(shè)計(jì)的，它是處于處理器和PLB仲裁器之間，這樣可以有效節(jié)省PLB訪問帶寬。L2控制器是通過DCR總線來完成寄存器的復(fù)位、讀寫操作以及對(duì)L2Cache各模塊參數(shù)配置。通過SRAM接口實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)控制功能。當(dāng)所有的模塊同時(shí)訪問L2Cache的時(shí)候，會(huì)定義一個(gè)優(yōu)先級(jí)發(fā)出優(yōu)先請(qǐng)求。對(duì)奇偶校驗(yàn)主要運(yùn)用Tag奇偶校驗(yàn)方法，根據(jù)Tag有效位來確定要訪問的位置，并檢查是否命中。使用的替換方法是LRU算法。寫操作的時(shí)候如果處理器的寫操作

3、命中L2Cache，則數(shù)據(jù)將緩存到L2Cache中，如果沒有命中則不會(huì)進(jìn)行緩存。在讀操作中當(dāng)L2Cache命中的時(shí)候，PLB請(qǐng)求會(huì)在PLB仲裁器置有效之后一個(gè)周期內(nèi)終止。當(dāng)L2Cache的未命中的時(shí)候，在LRU算法和無效數(shù)據(jù)位的基礎(chǔ)上選擇一條Cache通路給處理器返回一個(gè)可Cache的請(qǐng)求，并且將數(shù)據(jù)寫入L2Cache的中。
　　在設(shè)計(jì)后需要進(jìn)行驗(yàn)證，其中使用的驗(yàn)證方法是功能驗(yàn)證方法。模塊級(jí)驗(yàn)證是在Windows系統(tǒng)下使用ques