基于Verilog的微控制器軟核設(shè)計(jì).pdf

1、IP核是具有知識(shí)產(chǎn)權(quán)的模塊，也稱為虛擬部件，按照專用集成電路(ASIC)設(shè)計(jì)的要求，集成電路芯片需要完成行為域、結(jié)構(gòu)域、物理域三個(gè)層次的設(shè)計(jì)，對應(yīng)這三個(gè)層次，IP核可分為軟核IP、固核IP和硬核IP，即分別完成了行為級(jí)、結(jié)構(gòu)級(jí)、物理級(jí)設(shè)計(jì)的IP核。軟核只需要完成行為級(jí)的設(shè)計(jì)，不依賴于任何特定的制造工藝，一般來說，軟核應(yīng)具備盡可能的可配置性，RTL代碼應(yīng)能通過所有現(xiàn)有的仿真與驗(yàn)證工具的檢驗(yàn)，應(yīng)能實(shí)現(xiàn)同種半導(dǎo)體制造工藝中多種不同的庫的綜合。

2、相比較而言，IP軟核的開發(fā)工作量相對較少，靈活性大，可以從一個(gè)制造工藝轉(zhuǎn)向更先進(jìn)的制造工藝，具有廣闊的應(yīng)用前景?！　”疚牟捎肰erilogHDL設(shè)計(jì)了8位微控制器IP軟核HP51，兼容MCS-51指令集，采用RISC結(jié)構(gòu)中常用的硬布線控制方式代替了傳統(tǒng)8051中的微程序控制方式，由硬件邏輯直接產(chǎn)生控制信號(hào)，雖然硬布線控制方式下控制部件規(guī)模增大，規(guī)整性降低，但硬布線控制簡化了微控制器的時(shí)序，使得所有的指令在1～4時(shí)鐘周期內(nèi)執(zhí)行完畢，提高

3、了指令執(zhí)行效率?！　∷阈g(shù)邏輯運(yùn)算單元ALU中的加法器如果采用行波加法器實(shí)現(xiàn)，將成為設(shè)計(jì)的關(guān)鍵路徑，影響整個(gè)微控制器的運(yùn)行頻率，本設(shè)計(jì)中采用了通用微處理器中常用的超前進(jìn)位加法器?！　「鶕?jù)SoC芯片的應(yīng)用需要，取消了片外程序存儲(chǔ)器，全部程序存儲(chǔ)器內(nèi)置，同時(shí)考慮IP軟核的復(fù)用需要，程序存儲(chǔ)器的容量在0～64KB可調(diào)整，并采用32位程序存儲(chǔ)器數(shù)據(jù)總線，每次讀取4字節(jié)程序數(shù)據(jù)?！　”驹O(shè)計(jì)使用Modelsim實(shí)現(xiàn)了功能仿真和時(shí)序仿真，邏輯綜合