基于FPGA的微控制器IP核研究與設(shè)計(jì).pdf

1、IP核復(fù)用技術(shù)是SOC設(shè)計(jì)的核心技術(shù)，可使芯片設(shè)計(jì)變得快捷，設(shè)計(jì)風(fēng)險(xiǎn)也大為降低。八位微控制器IP核是SOC設(shè)計(jì)中應(yīng)用最廣泛的一類嵌入式核。微控制器(MCU)是許多數(shù)字系統(tǒng)的核心部件，其控制復(fù)雜，對(duì)面積、功耗、運(yùn)算速度、功能等方面都有很高的要求。設(shè)計(jì)擁有自主知識(shí)產(chǎn)權(quán)的高性能MCU一直是集成電路設(shè)計(jì)領(lǐng)域一個(gè)富有挑戰(zhàn)性的課題。本文的研究正是對(duì)此做一次有益的嘗試和實(shí)踐。
　　本文在對(duì)Microchip技術(shù)公司PIC18LF4550微控制器

2、的系統(tǒng)架構(gòu)、指令系統(tǒng)和時(shí)序機(jī)構(gòu)進(jìn)行深入研究的基礎(chǔ)上，總結(jié)了微控制器的工作原理和設(shè)計(jì)方法。設(shè)計(jì)時(shí)將微控制器總體劃分為控制通路和數(shù)據(jù)通路兩個(gè)單元，并細(xì)化成各個(gè)子模塊進(jìn)行實(shí)現(xiàn)。本文改進(jìn)了微控制器的時(shí)序結(jié)構(gòu)，用單時(shí)鐘替代四相時(shí)鐘技術(shù)，采用二級(jí)流水結(jié)構(gòu)，使指令執(zhí)行周期縮短為單個(gè)時(shí)鐘周期，從而使微控制器的指令處理速度提高到原來的四倍。
　　微控制器按照自頂向下的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)，采用VHDL硬件描述語言實(shí)現(xiàn)各模塊的RTL級(jí)代碼。整個(gè)系統(tǒng)