一種適用于功率驅(qū)動電路的BCD工藝開發(fā)及優(yōu)化.pdf

1、本文的主要工作為自行設計一套適用于耐壓80V應用環(huán)境，集成VDMOS器件，具有較小功率管導通電阻，適合于較大電流應用的功率BCD工藝，并將設計的重心放在降低集成功率VDMOS的導通電阻和增加其電流能力上。
　　BCD工藝自問世以來就被廣泛應用于模擬IC設計的各個領域。BCD工藝中的耐壓100V以內(nèi)，電流1A以上的高功率BCD工藝在汽車電子等應用領域中具有廣闊的市場和前景。國內(nèi)BCD工藝開發(fā)主要局限于耐壓低于50V的低壓高密度BCD

2、領域，高功率BCD幾乎處于空白狀態(tài)，這將嚴重限制我國微電子技術的發(fā)展。因此開發(fā)出一套高功率BCD工藝對我國具有重要的意義。
　　本論文首先根據(jù)一款H橋驅(qū)動電路的應用要求確認了VDMOS器件的電參數(shù)設計指標。首先由器件的閾值電壓等參數(shù)出發(fā)，初步確定了VDMOS元胞的部分結(jié)構(gòu)參數(shù)；并在對器件導通電阻進行的研究的基礎上，對影響 VDMOS元胞導通電阻的主要因素，元胞柵孔間距和外延層雜質(zhì)濃度進行了優(yōu)化；然后通過器件仿真和工藝器件聯(lián)合仿真，

3、對理論分析的結(jié)論進行了進一步的修正，最終確定了本BCD工藝的工藝步驟和每步具體工藝條件。
　　此后，對集成 VDMOS器件的漏極引出結(jié)構(gòu)進行了一定的研究，并以此為基礎，建立了單行元胞陣列的電阻網(wǎng)絡模型，對單行元胞陣列進行了初步的優(yōu)化。同時，對元胞模型進行了分離化處理，從而驗證了之前優(yōu)化的結(jié)論。
　　在以上研究的基礎上進行了第一次實驗批流片，并對第一次流片樣片進行了測試。通過對測試結(jié)果的分析，進一步完善了整體功率 VDMOS器