微處理器中鎖相環(huán)的設計.pdf_第1頁
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文檔簡介

1、電子科技大學碩士學位論文微處理器中鎖相環(huán)的設計姓名：張禹申請學位級別：碩士專業(yè)：軟件工程指導教師：張波冀力強20081101ABSTRACTABSTRACTThispaperdesignedamicroprocessorused勰aclockdrivenhighperformancechargepumpphaselockedloop(CPPLL)circuit，ThedesignusesstandardCMOSchargepumppha

2、se—lockedstructure，includingPhaseFrequencyDetector(PFD)，ChargePump(CP)，LowPassFilter(LPF)，VoltageControlledOscillator(VCO)andFrequencyDivider(Divider)fivemodulesInadetailedanalysisoftheinternalstructureofthephaselockedlo

3、opandthebasicprinciplesonthebasisofitsresearchphasenoisecharacteristicsandpropertiesofloop，andcarriedouttheSimulationofitAtlast，drawsthelayoutThedesignemploysthestandardCPPLLstructure，comprisingaphasefrequencydetectorach

4、argepump，alowpassfilteravoltagecontrolledoscillatorandafrequencydividerInordertoachievetheoptimizationofthewholeCPPLL，thedesignemploysapluralityofnovelstructuresofaphasefrequencydetectoracurrentmodechargepump，avoltagecon

5、trolledoscillatorwithtwostagedifferentialnegmiveresistances，acurrentmodefilter，andaTSPCfrequencydividerwhereinthephasefrequencydetectorCaneffectivelyeliminatethedeadzoneThecurrent—modechargepumpstructurehaslowpowerconsum

6、ptionandhil曲chargeordischargevelocityandwellinhibitsthechargesharingeffectThevoltagecontrolledoscillatorhaswi(1eoscillatingrangeandlownoise，thecurrent—modefiltercircuithaslownoiseandlowpowerconsumptionandtheMasterslavefr

7、equencydividerhasfastoperationalspeedThesimulationresultshowsthatwhentheidealclocksourcebeingthereferencesignalinthedesignthesystemlockedtimeis978911as，thecentraloscillationfrequencyis533MHz，andthejitteroftheoutputfreque

8、ncyislowThefrequencyjitteris嵋∥thatis87721Hzbetweenthetimeofambienttemperatureat一55℃～125℃change，andthecyclejitter4289ps；relativejitter0002144‰Thepowerconsumptionofthecircuitis30rowInthedesign，theoutputfrequencyhasbetterst

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