高精度時(shí)間間隔測(cè)量芯片的研制.pdf

1、論文采用TDC(Time to Digital Converter)方法設(shè)計(jì)了一款單通道，測(cè)量精度為300ps，測(cè)量范圍為1μs-2.0ms，響應(yīng)時(shí)間小于1ms的高精度時(shí)間間隔測(cè)量芯片。芯片的核心是基于抽頭延遲線法的時(shí)間間隔測(cè)量環(huán)路，采用固定延時(shí)的反相器作為測(cè)量電路的基本單元，并由多個(gè)反相器構(gòu)成一個(gè)測(cè)量環(huán)路。測(cè)量數(shù)據(jù)經(jīng)過(guò)ALU(ArithmeticLogicUnit)計(jì)算后存儲(chǔ)到芯片內(nèi)部的寄存器單元中，并通過(guò)內(nèi)部集成的一個(gè)SPI(Ser

2、ial Peripheral Interface)接口與芯片外部進(jìn)行數(shù)據(jù)交互。 論文闡述了芯片的整體設(shè)計(jì)原理，并詳細(xì)介紹了各個(gè)模塊電路的工作原理。首先介紹了時(shí)間間隔測(cè)量芯片的核心電路——基于抽頭延遲線方法的振蕩環(huán)路，然后詳細(xì)介紹了SPI接口電路和寄存器電路的設(shè)計(jì)，所有電路都使用Hspice軟件進(jìn)行仿真，仿真結(jié)果達(dá)到預(yù)期的設(shè)計(jì)目標(biāo)。 芯片采用無(wú)錫上華公司的0.5μm、三層金屬、兩層多晶硅的N阱CMOS工藝進(jìn)行了版圖設(shè)計(jì)，管

3、芯面積為7.15mm2，并在無(wú)錫上華成功流片。芯片采用40-DIP進(jìn)行封裝，經(jīng)測(cè)試芯片的測(cè)量精度達(dá)到300ps，測(cè)量范圍為1μs-2.0ms，響應(yīng)時(shí)間小于1ms，各項(xiàng)指標(biāo)均達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)。 由于采用反相器作為最小的延時(shí)單元，而該單元的延時(shí)嚴(yán)重依賴于加工工藝，因此采用單振蕩環(huán)路設(shè)計(jì)方法芯片的精度很難有大的提高，為了提高精度必須采用更加精細(xì)的加工工藝。為了得到更高的測(cè)量精度和減小測(cè)量精度對(duì)半導(dǎo)體加工工藝的依賴，可以采用差分延遲