超高速低壓cmoscml緩沖器和鎖存器的設計x

1、<p>　　超高速低壓CMOS CML緩沖器和鎖存器的設計</p><p>　　摘要-一個超高速電流模式邏輯（CML）的綜合研究和新型再生CML鎖存器的設計將會被說明。首先，提出一種新的設計過程，系統(tǒng)地設計了一個錐形的CML緩沖器鏈。接下來，將介紹兩個高速再生鎖存電路，能夠在超高速數(shù)據(jù)速率運行。實驗結果表明，這種新的鎖存結構相比傳統(tǒng)的CML鎖存電路在超高頻率有更高的性能。它也表明，無論是通過實驗以及使用

2、效率的分析模型，為什么CML緩沖器優(yōu)于CMOS反相器在高速低壓的應用。</p><p><b>　　引言</b></p><p>　　電信網(wǎng)絡傳輸?shù)臄?shù)據(jù)量迅速增長，最近引起對千兆通信網(wǎng)絡的高速電路設計的重視。波分復用（WDM）和時分多路復用（TDM）將是發(fā)達國家在下一代傳輸系統(tǒng)使用的。大量的容量傳輸實驗已經使用每一個通道數(shù)據(jù)速率為10Gb/s的用于SONET OC-1

3、92和40Gb/s的用于SONET OC-768的WDM系統(tǒng)。高速集成電路（IC）技術，具有很高的數(shù)據(jù)速率，因此用于WDM和TDM系統(tǒng)。納米CMOS技術的進步已使CMOS集成電路接替砷化鎵和InP器件迄今聲稱的領域。</p><p>　　設計一個高速CMOS電路在MOS器件操作非常具有挑戰(zhàn)性。在千兆系統(tǒng)塊，通信系統(tǒng)需要由利用最少數(shù)量有源器件的簡單電路來實現(xiàn)。部分在通信收發(fā)器處理高速信號的電路塊可能要放棄使用pMO

4、S器件，因為它們低劣的單位增益頻率。這反過來對超高速電路設計有約束。</p><p>　　緩沖器和鎖存器是許多有一個通信收發(fā)器和一個串行鏈路的高速塊的核心。作為一個千兆通信系統(tǒng)的例子，圖1描繪了一個典型的光收發(fā)器的框圖。前端的電流模式邏輯（CML）的錐形緩沖區(qū)鏈，串行到并行的轉換器，時鐘和數(shù)據(jù)恢復（CDR），復用器和解復用器廣泛使用高速緩沖器和鎖存器。傳統(tǒng)的CMOS反相器顯示出一些缺點，使得它們不能被廣泛使用于高

5、速低壓電路。首先，CMOS反相器實質上是一個單端電路?；叵胍幌?，在千兆赫的頻率范圍內，短的片上線充當耦合輸電線路。電磁耦合導致了電路中的嚴重運作失靈，特別是單端電路。此外，在pMOS晶體管中靜態(tài)CMOS反相器將嚴重限制電路的最大工作頻率。[3]首次推出的CMOS電流模式邏輯風格實施千兆赫MOS自適應管道技術。從那以后被廣泛使用，以實現(xiàn)超高速緩沖區(qū)[4][5]，鎖存器[5]，復用器與解復用器[6]，分頻器[7]。比起靜態(tài)CMOS電路，CM

6、L電路可以以較低的信號電壓和更高的頻率工作在較低的電源電壓。但是，CML邏輯風格比起CMOS反相器有更多的靜態(tài)功率損耗。最近，一直在努力緩解這個缺點[8][9]。尤其是，一種能降低CML緩沖器功耗的技術被用于多閾值CMOS技術（MTC</p><p><b>　　CMOS緩沖器</b></p><p>　　一個傳統(tǒng)的靜態(tài)CMOS緩沖器如圖2（a），輸入輸出曲線如圖2（

7、b）。</p><p>　　CMOS反相器有許多優(yōu)點。假設漏電流很小，CMOS反相器的靜態(tài)功耗是可以忽略不計的。相比任何其他相同的晶體管大小尺寸的單級緩沖器它表現(xiàn)出最大的小信號增益，因此，是數(shù)字電路中理想的信號緩沖器。它顯示了技術縮放的最佳性能和大的噪聲余量。</p><p>　　然而，CMOS反相器有大量的缺點，使它在超高速集成電路中很容易受到限制。首先，pMOS晶體管的使用，降低了電路

8、最大工作頻率（帶寬）。其次，像任何單端電路，CMOS反相器對環(huán)境噪聲源高度敏感，如電源，接地噪聲，襯底噪聲和串擾。在CMOS緩沖器的輸出電壓開關期間，大電流激增使得大型片負載的波動加劇。噪聲源和地線導致噪聲容限減少，以及所有連接到相同電源和地軌的預驅動器一個更大的傳播延時。如圖3（a）和（b），顯示的是同時驅動8個使用一個2-pF電容片的CMOS反相器的輸入輸出電壓和電源接地反彈噪聲。在每個CMOS反相器中nMOS和pMOS設備的門長寬

9、比分別是20m/0.2m和40m/0.2m。和結合線相連以及襯在引腳框的電感被設定為2nH。結合線電阻是1。很明顯，其它和噪聲源以及地軌相連的CMOS電路受大量不必要的振動的影響，可能導致錯誤的邏輯轉換。實驗在排除片上去耦電容對突出電源影響的情況下進行-關閉CMOS驅動器的性能上的接地反彈。</p><p><b>　　CML緩沖器</b></p><p>　　CML

10、緩沖器基于差分結構。圖4顯示了基本的差分結構。末端電流Iss為電路提供了輸入獨立偏置。使用一對電容的差分電路容易被抵消，比如圖4（a）的，會消除輸入輸出通過重疊電容耦合的負面作用。</p><p>　　各種CML電路的仿真實驗表明，長溝道晶體管模型仍然產生了一個很好的關于這些電路的動態(tài)性能的估計值。因為CML電路是一個差分電壓擺幅圍繞器件閾值電壓的低壓電路。</p><p>　　差分輸入變

11、化從負無窮到正無窮，每個差分對的輸出節(jié)點變化從-到。圖4（b）顯示了與差分輸入相關的所有輸出節(jié)點的電壓變化。</p><p>　　從圖4（a）可以看到，考慮到全電流開關發(fā)生，最大輸出差分電壓擺幅，僅僅是一個漏電阻和尾電流的功能。顯然，一個CML緩沖器的最大輸出擺幅小于CMOS反相器，這使得這個緩沖區(qū)類為低電壓的集成電路設計的理想選擇。 當 尾電流開始運作于飽和時，輸入共模電平達到最小值。輸入共模

12、電平達到最大值，當晶體管在隔斷或在截止[10]，</p><p>　　Vgs,12是晶體管MN1和MN2共模過驅動電壓。同樣，共模輸出變化從Vdd到Vdd-RdIss/2。共模輸出電壓由MN1和MN2的閾值電流決定。</p><p>　　差分CML緩沖器的優(yōu)勢可以通過觀察差分輸入信號的大信號響應來理解。假設輸入共模電平以（1）中指定的工作范圍為界，Vin1和Vin2的小的差別將導致相應的差

13、動電流Id1-Id2，如下：</p><p>　　差動電流是輸入差分電壓的奇函數(shù)，因此當電路處于平衡狀態(tài)時，上式將變?yōu)榱?。此外，差分階段比單端階段線性更大，因為排除了輸入輸出特性的偶次諧波。大信號轉導是傳輸特性的斜率：</p><p>　　大信號跨導隨輸入差分電壓變化，如圖5所示。當輸入差分電壓超過一個極限的時候，一個晶體管承載全部電流Iss，從而關閉另一個三極管。</p>

14、<p>　　輸入獨立的跨導將導致一個非線性大信號增益，為了簡化分析，利用跨導的平均值：    </p><p>　　注意到Gm,avg是(1/)gm,ss，gm,ss是差分對的小信號跨導。使用差分信號的差分對結構對共模波動不敏感，這使得它成為一個比CMOS反相器更好的選擇，特別是在低噪聲電路設計中，因為噪聲主要是作為一個共模成分出現(xiàn)。此外，同相緩沖器能通過一個簡單

15、的差分結構實現(xiàn)，而在CMOS反相器中，同相緩沖器由兩個反相器級聯(lián)實現(xiàn)。因此，同相的差分緩沖器具有比CMOS緩沖器低的傳播延遲。當且僅當一個完整的電流轉換發(fā)生時，差分結構像CML緩沖器一樣運行。為了確保電流開關完全從差分結構一個邊轉換到另一邊，差分輸入電壓必須至少 是ΔVin,max。</p><p><b>　　CML緩沖器設計</b></p><p>　　

16、在CML緩沖器，為了達到最佳的性能，一個完整的電流轉換必須發(fā)生并且尾電流所產生的電流通過分支。為量化完整的電流轉換的基本條件，應該考慮在實踐中，CML緩沖器往往帶動另一個CML緩沖器（例如，一個錐形緩沖區(qū)鏈），這意味著驅動緩沖器的輸出端連接到被驅動緩沖器的輸入端，如圖6所示。為了滿足電流開關的要求，第一個CML緩沖器的電壓差必須超過后面的一級：</p><p>　　在相同的CML階段的特殊情況下，結果會獲得一個為

17、平衡狀態(tài)下的最大小信號電壓增益的下界Av。</p><p>　　此外，負載電阻應該很小以降低RC延遲和提高帶寬。為了保證高速運轉，nMOS晶體管差分對必須只在飽和運行。為了滿足這種要求，在圖中所示的電路圖4（a）項，第一，輸入共模電壓必須在指定的時間間隔（1）內;第二，</p><p>　　設置一個差分輸出的最大允許電平如下：</p><p>　　在輸出驅動器的特定

18、情況下，高速CML驅動器必須通過接合線和包跟蹤推動一個大的片負載。輸出驅動器因此必須有一個大的電流驅動能力。這意味著圖6中的第二個CML緩沖器的nMOS晶體管一定要大。一個大的晶體管有一個大的柵通道電容，嚴重降低了傳輸延遲和前段預驅動級的電壓擺幅。要減少預驅動器的傳播延遲，介紹位于第一級預驅動器和輸出緩沖區(qū)之間的錐形緩沖區(qū)鏈。它可以很容易地證明，通過各級的延時相等來獲得最小的延時[11]。這是通過逐步擴大所有階段一個常量因素u來獲得。另

19、一方面，在非常高頻率的芯片封裝接口進行適當建模為輸電線路是由負載阻抗終止，這是一個系列的RC電路（參見圖7）。該系列負載電阻，Z0，提供高頻率的并行匹配終端到接合線。圖7顯示被N-1級CML驅動和芯片封裝以傳輸線路為模型的輸出CML驅動器的原理。芯片接合線具有高Q值的電感。因此，芯片封裝接口采用無損傳輸線是安全的。為了避免潛在的災難性的傳輸線效應，如緩慢振蕩和傳播延遲，接合線使用串聯(lián)端接源，并在目的地使用并行終端。給予一個明確的輸出電壓

20、擺幅，和由匹配終端決定的電阻，尾電流很容易計算。例如，差分輸出電壓擺幅為0.4V50線的驅動器需要偏置</p><p>　　傳播延遲計算使用開路時間常數(shù)法[12]。例如，圖4（a）中簡單的低電壓差分階段的延遲。高速CML緩沖器不同的HSPICE仿真結果表明，由開路時間常數(shù)方法得到的延時在實際模擬的10％以內。</p><p>　　最大限度地降低CML緩沖器的整體傳播延遲將使整體運作頻率顯著

21、增加。對一個緩慢變化的輸入信號，增加了小信號電壓增益，將進一步降低輸出瞬態(tài)變化和輸出的過渡時間。在一個錐形的CML緩沖器中，為了達到一個恒定的電壓擺幅，晶體管的尺寸縮小而漏電阻按恒定比例因子縮放。這將導出一個事實，緩沖器鏈的各級的小信號電壓增益是相同的：</p><p>　　結果，（5）和（7）給我們提供了平衡狀態(tài)下的最大的小信號電壓增益的下界是</p><p>　　最后一個輸出CML緩沖

22、器的漏電阻Rdn由阻抗匹配接合線特點的系列阻抗決定。最后一級驅動器的Issn通過使用輸出差分電壓幅擺和Rd計算。最后一級CML驅動器中唯一剩下的參數(shù)是源耦合晶體管對的W/L，可以從最后一級CML緩沖器利用常規(guī)的模式分析獲得。如果共模輸入電壓在（1）允許的范圍中，那么尾電流將同樣可分為兩個分支的差分階段，</p><p>　　Vink,cm是緩沖器鏈中第k個驅動器的共模輸入電壓。Vink,cm由前一級的輸出共模電壓

23、決定。（9）中的不相等保證了尾電流在飽和區(qū)?？紤]到有差分電壓常量擺幅的緩沖器鏈，第k個 CML緩沖器的晶體管對的最大的W/L可以通過（10）計算：</p><p>　　在（10）中，RdIss是一個CML緩沖器鏈的差分輸出幅擺常量。</p><p>　　如上所述，在CML緩沖器鏈中，最低延時可以通過除以同樣多的各級的延時獲得。然而，問題是需要多少緩沖器來達到最佳的延時。要回答這個問題，要首

24、先推導CML緩沖器鏈中一個任意選擇的CML階段的傳播延時。圖8顯示了一個N階結構中第k階通過電容驅動另一個CML有利于延時的計算。</p><p>　　圖8中共同節(jié)點Sk+1與電壓變化[10]相比經歷了雙頻率變化。第k+1階的門終端輸入電容比門源電容Ggs,k+1略小。忽略CMOS器件的通道長度，并假設第k+1階的門終端具有完全差分電壓，各個門終端的電流-電壓關系為：</p><p>　　

25、方程（11）指出，差分對的大信號輸入阻抗可以使用非線性的依賴電壓的有效電容定義。這種有效的輸入電容的值是輸入電壓的功能，從而隨時間變化的。假設振幅為Vin,max的正弦輸入，這種有效的電容的時間平均計算公式如下：</p><p>　　事實上，它很容易表明第k+1階的輸入門終端的輸入電容小于Cgs,k+1。這突出了在高頻率時差分對與靜態(tài)CMOS反相器相比的優(yōu)勢。</p><p>　　第k階的

26、50%延時是：</p><p>　　作為一個概括的單級延遲計算，考慮一個使用特性阻抗為的無損傳輸線的CML緩沖區(qū)鏈。假設最后一級CML線路驅動器的晶體管對柵極寬高比比第一級大X倍?？梢院苋菀椎赜嬎憔彌_區(qū)鏈的總傳播延遲：</p><p>　　有趣的是，延遲和若干階段（或錐因素）之間的功能依賴是類似[13]首次提出在一個CMOS緩沖器鏈之一。事實證明，最佳數(shù)量是以下的數(shù)值解：</p>

27、;<p>　　為了進一步提高帶寬（減少延遲），中間階段（最后階段）使用圖9說明的電感峰值。</p><p>　　此外，通過包含電阻的分支的延遲漏電阻串聯(lián)電感電流的流動，使更多的電流充電設備電容，減少了上升和下降時間。從另一個角度來看，串聯(lián)負載電容的電感在CML的傳遞函數(shù)中引入零，這有助于抵消由于寄生電容產生的滾降。對于任何中間CML階段，電感的優(yōu)化值很容易獲得。由于每個CML階段被交叉連接的電容抵消

28、，等效半電路模型對應圖10（a）中電路相應的中間級。</p><p>　　圖所示的等效電路圖10（b）是一個二階電路，表現(xiàn)出其幅度響應過沖。一個簡單的計算表明，以實現(xiàn)最平坦的頻率響應，我們必須有[12]</p><p>　　導致帶寬約比[12]情況下增加了1.7倍多。電感值縮放和漏電阻相同的錐度因素，保持了每個階段一個常量延時。</p><p><b>　

29、　設備不匹配</b></p><p>　　在第三節(jié)和第四節(jié)進行了分析，假設所有的設備都是相同的匹配。在制造過程中的錯誤做法，會引進設備不匹配。不匹配造成三大影響電路的性能，特別是CML緩沖器[10]：（1）直流偏移;（2）有限偶階失真;（3）降低共模抑制。 [10]中可以找到關于這些影響的每個細節(jié)。</p><p>　　著眼于圖7和9顯示的多級錐形CML緩沖器，直流偏

30、移的最大影響是驅使錐形CML緩沖器后面階段中運行的晶體管進入三極管區(qū)域。這一觀察表明，錐形緩沖器的最后階段暴露出比第一階段更加嚴重的性能下降。例如，一個N階錐形CML緩沖器的第M階CML的輸入失調電壓被加到前面階段的失調電壓的放大復本：</p><p>　　Vos,ink代表第k階的輸入失調電壓，Av,i是第i階的小信號電壓增益。</p><p>　　在這一點上，我們建立一個偏移和設備噪聲

31、之間的比喻。在集成電路的噪聲分析中，電路中的所有噪聲源的影響被返回到輸入中，被稱為輸入?yún)⒖荚肼曉碵10]。 輸入?yún)⒖荚肼曉达@示輸入信號電路的噪聲損壞多少。另一方面，輸出參考噪聲不會允許公平比較不同電路的性能，因為它取決于增益（見[10]）。</p><p>　　類似設備噪聲分析，N階錐形緩沖器鏈的總體偏移電壓被返回到輸入并由一個電壓源表示，</p><p>　　有趣的是，（18）類

32、似于Friis方程[14]提出了電子系統(tǒng)的整體級聯(lián)噪聲系數(shù)。</p><p>　　第四節(jié)的討論表明所有CML階段的電壓增益是相同的，簡化（18）：</p><p>　　輸入失調電壓與平衡過載電壓成正比，晶體管尺寸不匹配，負載電阻不匹配[10]。該階段的數(shù)量取決于（15），不能更改。方程（19）規(guī)定的輸入?yún)⒖荚肼曤妷号c電壓增益成反比。一個有效的減少失調電壓的辦法就是把電壓增益設為其最大允許的

33、值，同時確保（9）將得到滿足。</p><p>　　錐形CML緩沖器的尾電流使用鏡電流設計。晶體管不匹配導致[10]中的電流不匹配。這個電流不匹配和尾電流的W/L成反比，這為電流鏡中晶體管的參考尺寸設置了設計約束。</p><p>　　如前所述，設備不匹配導致了各個CML階段的共模排斥減少。事實上，降低了CML緩沖器的優(yōu)越性能，因為串擾噪聲轉換為差分輸出組件，扭曲了輸出差分信號。此外，由于

34、MOS器件的寄生電容[0]，共模和差模轉換增益隨著頻率增加。在一個錐形CML緩沖器鏈中，隨后面CML級的偏置電流被放大，漏電阻縮小。有趣的是，這些現(xiàn)象都導致共模差模轉換增益減少。</p><p><b>　　超高速鎖存器設計</b></p><p>　　一個CML鎖存器由輸入跟蹤階段MN1和MN2組成，利用監(jiān)測跟蹤數(shù)據(jù)變化和交叉耦合再生對來存儲數(shù)據(jù)。圖11演示了一個C

35、MOS CML鎖存電路。</p><p>　　跟蹤和鎖存模式由輸入到差分對MN5和MN6的時鐘信號決定.當時鐘信號Vclk是高電平，尾電流Iss完全流入跟蹤電路MN5和MN6，于是允許Vout跟蹤Vin。在鎖存模式下，Vclk是低電平，跟蹤階段停止，而鎖存器允許在輸出端保存數(shù)據(jù)。</p><p>　　和CML緩沖器一樣，CML鎖存器以相對較小的電壓幅擺運行，就是2Vthn。圖11允許我們實

36、現(xiàn)高速鎖存電路。然而，圖11中的鎖存器的設計也有一些缺點，當電路用0.18um CMOS技術實現(xiàn)時，在非常高的數(shù)據(jù)速率下會導致一個完全的操作失敗。主要的限制是一個單一的尾電流被用于跟蹤和鎖存電路。因此，跟蹤和鎖存電路的偏置密切相關。這將限制使得鎖存器可靠工作的晶體管的尺寸。在超高速數(shù)據(jù)傳輸速率下，晶體管的寄生電容MN1和MN2，降低了跟蹤操作的最小小信號增益。于是，尾電流必須足夠高，以實現(xiàn)更廣泛和更大的跨導的線性范圍。另一方面，在超高頻

37、率下，鎖存電路并不需要大的偏置電流。</p><p>　　觀察圖12，跟蹤階段和鎖存階段分別優(yōu)化超高速下正確的鎖存階段。注意到讓耦合源對晶體管獲得大的增益是重要的。這可以通過對每個交叉耦合對的晶體管取一個較大的W/L來獲得。然而，這種技術大大限制了驅動能力。于是CML鎖存器后面跟了一個CML緩沖器來恢復邏輯電平。</p><p>　　還有一個潛在的問題導致了所提出的電路和傳統(tǒng)對口的限制。在

38、每個鎖存器從放大模式過渡到鎖存模式時，交叉耦合對的尾電流必須首先給交叉耦合對的電容充電，因為它開始吸收輸出節(jié)點X，Y的電流并改變了邏輯狀態(tài)。這將提高鎖存器正常工作的最低時鐘周期。</p><p>　　另一種電路如圖13所示，鎖存器晶體管總是吸收來自節(jié)點X和Y的電流，沒有必要在鎖存階段建立充電。圖13的電路有幾個好處。</p><p>　　首先，圖13中的新的CML鎖存器電路并不遭受時鐘晶體

39、管的漏電流尖峰。當輸入時鐘信號為高電平的時候，通過研究跟蹤模式下的電路使得這種現(xiàn)象更加明顯。追蹤間隔器件，晶體管MN7會吸收部分尾電流并減少電流尖峰。另一方面，交叉耦合對MN3-MN4總是啟用，所以在從跟蹤模式到鎖存模式的轉換期間并沒有電流尖峰。在6.4節(jié)實驗驗證上述觀察。</p><p>　　其次，跟蹤模式期間一個啟用的交叉耦合對直接導致了節(jié)點X和Y的輸出電壓的上升和下降時間減少。交叉耦合對具有負電阻，降低節(jié)點

40、X和Y上的等效電阻，從而降低輸出電壓的上升和下降時間。</p><p>　　然而，這種新的鎖存電路比圖11和12中的電路耗費了更多的功率。</p><p><b>　　實驗結果</b></p><p>　　在本節(jié)中，通過對單個和多個緩沖器階段進行實驗來評價CML緩沖器的性能。通過實驗來顯示在20GHz數(shù)據(jù)速率下圖12和13所示的新型CML鎖存器

41、的性能。首先，對比CML緩沖器和CMOS反相器的噪聲易感性。下一步，對CML緩沖器鏈進行HSPICE仿真驗證（15）的準確性。最后，圖12和13所示的鎖存電路和圖11中傳統(tǒng)的CML鎖存器進行對比。</p><p><b>　　噪聲性能</b></p><p>　　一個CML緩沖器相比傳統(tǒng)的CMOS反相器具有優(yōu)越的噪聲性能，特別是因為環(huán)境噪聲源（例如，串音，接地噪聲）作

42、為共模信號出現(xiàn)。這將通過執(zhí)行下列實驗驗證。</p><p>　　首先串擾噪聲用彼此接近的并行互連模擬，如圖14（a）和（b）所示。</p><p>　　我們進行性能比較，先是CMOS反相器，然后是CML緩沖器的耦合互連輸出[圖14（a）和（b）]。為了突出CML緩沖器的噪聲性能的優(yōu)越性，圖14中間的線由CMOS反相器驅動。這條線及周邊線加上噪聲是相同的，具有大振幅。CMOS反相器的信號頻率

43、是3.3GHz，而CML緩沖器是3.5GHz。因此，這個實驗也顯示CML緩沖器中存在諧波失真性能。所有電路使用0.18um標準CMOS設計。</p><p>　　圖15（a）和（b）分別顯示了CMOS反相器和CML緩沖器的輸出信號。實驗顯示了噪聲波動和電壓波形相位偏移180度的最壞情況。圖15（a）中前兩條曲線曲線顯示了CMOS反相器的輸入和輸出電壓波形。第三條曲線顯示了最后一個反相器階段的輸出。相似的，圖15（

44、b）第一條曲線顯示了第一個CML緩沖器的輸入端的兩個輸入。第二條曲線顯示傳輸線輸出端的輸出。第三條曲線顯示最后一級CML的輸出。</p><p>　　觀察圖15（a），圖14（a）中CMOS反相器的輸出電壓并不具有軌到軌擺幅，因為其他相鄰線的串擾噪聲。事實上，這種CMOS反相器無法產生邏輯電平低。另一方面，在有相鄰線的耦合噪聲的情況下CML緩沖器的功能保持不變，如圖15（b）。</p><p&

45、gt;　　在電源/地噪聲存在的情況下，CML緩沖器顯示了比CMOS反相器更好的性能。電源和地線噪聲對差分輸出電壓有很小的不利影響。圖16模擬實際情況，用片上采用分布式RC電路的電源和地線。芯片封裝接口寄生包括接合線和封裝軌跡。驅動片負載的靜態(tài)CMOS反相器產生電源/地波動。圖17（a）和（c）顯示片上的源/地波形，CML緩沖器的單端輸出和差分輸出。差分結構是能夠過濾共模噪聲并產生一個準確的差分輸出，最高約為0.4 V。<

46、/p><p>　　錐形CML緩沖器實驗</p><p>　　類似CMOS錐形緩沖器，單個CML緩沖器并不足以驅動片負載。然而，CML錐形緩沖器比CMOS錐形緩沖器有更多的設計。CML緩沖器保證有一個優(yōu)越的高頻性能，只要考慮第三節(jié)解釋的設計準則。</p><p>　　圖18（a）顯示了對于不同X值的數(shù)量的CML級聯(lián)的傳播延時，X是片外負載和第一個預驅動器的負載阻抗之間的比

47、例。緩沖器階段的最佳數(shù)目介于3和4之間。就階數(shù)而言，CML錐形緩沖器和CMOS錐形緩沖器的延時幾乎是相同的。然而，對于一個給定值，CML緩沖器鏈的總的延時比CMOS緩沖器鏈要少。請記住，CMOS反相器的50%延時和nMOS以及pMOS的跨導參數(shù)成反比，和負載電容[1]成正比。根據(jù)（13），CML緩沖器的傳播延時和負載電容以及漏電阻成正比。pMOS晶體管較大的閾值電壓和較低的漂移速度導致使用相同尺寸的晶體管時，CMOS反相器的延時比CML

48、緩沖器大。</p><p><b>　　電感峰值</b></p><p>　　電感峰值，被提出作為加速緩沖區(qū)響應的高效率和簡單的電路技術。</p><p>　　圖19（b）和（c）分別證明了有和沒有感性峰值的CML緩沖器的輸出電壓。電感值是2nH，信號頻率是5GHz運行于SONER/SDH OC-48。由于電感的存在，CML緩沖器的輸出電壓有較

49、大的振幅和更快的上升下降時間。</p><p><b>　　CML鎖存器</b></p><p>　　通過分別納入這些數(shù)據(jù)輸入速率為20Gb/s和時鐘信號半速率為10Gb/s的超高速觸發(fā)器來比較鎖存電路的性能。實際輸出是20Gb/s數(shù)據(jù)流解復用得到的10Gb/s數(shù)據(jù)流。四個鎖存器用來建立雙邊沿觸發(fā)觸發(fā)器。觸發(fā)器的第一個鎖存器驅動一個鎖存器，而第二個驅動一個CML緩沖器

50、。為了執(zhí)行一個有意義的比較，所有的鎖存器按相同的電平，晶體管尺寸和漏電阻設計。圖12的鎖存器電路在超高數(shù)據(jù)輸入頻率與圖11的相比有更好的性能。圖20和21分別顯示了在20GHz數(shù)據(jù)率時由圖11和12所示的鎖存器電路構成的主從觸發(fā)器的輸出。由傳統(tǒng)CML鎖存器構成的觸發(fā)器的輸出節(jié)點產生較大振鈴，會導致操作錯誤。振鈴會大幅減少由圖12所示鎖存器構成的觸發(fā)器的輸出電壓。另外，輸出信號瞬變比傳統(tǒng)觸發(fā)器小。圖22顯示了基于圖13的鎖存電路的觸發(fā)器的

51、輸出電壓。無論（20）還是（21），輸出電壓都顯示更小的上升和下降時間并且過渡邊緣清晰。</p><p>　　如第五節(jié)所述，圖13的鎖存電路也減少了尾電流的電流尖峰。這個觀察被對應于圖11-13鎖存電路的圖23-25電流波形的比較證實。圖11鎖存器的尾電流MNn5-MNn6和圖12鎖存器的尾電流MNn5，MNn8顯示了尖峰，而圖13鎖存器的尾電流MNn5和MNn8并沒有任何尖峰。</p><p

52、><b>　　總結</b></p><p>　　在本文中，我們調查了CML緩沖器和鎖存器設計的重要難題。提出了一個系統(tǒng)設計錐形CML緩沖器鏈的設計過程。我們證明了在有環(huán)境噪聲源的情況下CML緩沖器的差分結構使得它的功能更加強大。介紹了兩個新的20GHz的再生鎖存電路。實驗結果表明，新的鎖存器結構相比傳統(tǒng)的CML鎖存電路有更好的性能。通過實驗和有效的模型分析，它也表明，為什么CML緩沖器