基于vhdl數字是競賽搶答器的設計與實現

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文檔簡介

1、　　基于VHDL的數字式競賽搶答器的設計與實現--搶答、計分和報警 　　完成日期： 　　指導教師簽字： 　　答辯小組成員簽字： 　　基于VHDL的數字式競賽搶答器的設計與

2、實現　　——搶答、計分和報警　　摘要　　搶答器作為一種電子產品，早已廣泛應用于各種智力競賽和知識競賽場合，是競賽問答中一種常用的必備裝置電路結構形式多種多樣。　　本設計使用VHDL語言設計一個四路數字競賽搶答器系統(tǒng)。VHDL是一

3、種全方位的硬件描述語言，幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設計過程都可以用VHDL來完成。本文闡述了EDA 的概念和發(fā)展、VHDL語言的優(yōu)點和語法結構并分析講解了四路數字競賽的各模塊的功能要求、基本原理以及實現方法。本系統(tǒng)的設計就是采用VHDL硬件描述語言編程，基于QuatusII6.0平臺進行編譯和仿真來實現的，其采用的模塊化、逐步細化的設計方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現各子模塊及系統(tǒng)中的錯

4、誤，提高系統(tǒng)設計的效率。搶答器的主要功能模塊是是：1、對第一搶答信號的鑒別和鎖存功能；2、計分功能。3、數碼顯示；4、答題限時功能。在本設計主要講述搶答、計分和警告的功能。　　關鍵詞: 搶答器；EDA ；VHDL 　　Based on VHDL for Digital Competition Vies to Answer First the Des

5、ign andImplementation　　-Vies to AnswerFirst, Scoring and Call the Police　　Abstract　　Responder is a kind of electronic products, has been w

6、idely used in all kinds of intelligence competition and knowledge contests occasions, is contest answers must have a common device circuit structure forms.　　The design of the use of VHDL language des

7、ign a four way race responder digital system.VHDL is a full range of hardware description language, covering almost the past various hardware description language function, the top-down or bottom-up circuit design proces

8、s can use VHDL to complete.This paper expounds the concept and the development of EDA, VHDL language advantages and grammatical structure and Analysis on the four digital competition each module functional requirements,

9、principle and impl　　Key words: responder; EDA; VHDL 　　目錄　　1 緒論1　　2 總體設計方案2

10、;　　3 設計平臺的描述3　　3.1 EDA 的概述3　　3.2 VHDL語言特點描述4　　3.3 設計平臺QuartusII 6.O軟件的概述及工作原理5　　4 搶答器各部分的設計描述及仿真波形7　　4.1 搶答

11、鑒別、計分和報警模塊的設計7　　4.1.1 搶答鑒別模塊設計7　　4.1.2 報警模塊設計8　　4.1.3 計分模塊的設計9　　4.2 其他模塊的設計10　　4.2.1 譯碼模塊的設計10

12、　　4.2.2 定時模塊的設計10　　4.2.3 動態(tài)顯示模塊的設計：12　　5 總結13　　參考文獻14　　致謝15<

13、;/p>　　附錄源代碼16　　1 緒論　　隨著集成技術的發(fā)展，尤其是中、大規(guī)模和超大規(guī)模集成電路的發(fā)展，數字電子技術的應用越來越多地滲透到國民經濟的各個部門，目前數字電子技術已經廣泛應用于計算機、自動控制、電子測量儀表、電視、雷達、通信等各個領域。其中，搶答器就是典型的一種運用數字集

14、成的設備。　　在日常生活中，各種智力競賽越來越多，而搶答器是必不可少的設備之一，答題時一般分為必答和搶答兩種。必答有時間限制，到時要告警。而搶答則要求參賽者做好充分準備，由主持人宣讀完題目后，參賽者開始搶答，誰先按下按鈕，就由誰答題，但競賽過程中很難準確判斷出誰先按下按鍵，因此使用搶答器來完成這一功能是很有必要的。它能夠準確、公正、直觀地判斷出首輪搶答者，并且通過搶答器的數碼顯示和警示蜂鳴等方式

15、指示出首輪搶答者。　　以下幾章主要介紹搶答器的搶答鑒別、計分和報警功能的實現，VHDL語言的特點及發(fā)展趨勢，QuatusII6.0開發(fā)平臺的仿真等。 　　2 總體設計方案　　使用硬件描述語言（VHDL語言）實現搶答器的設計，方案實現的思路如下面的框圖描述</p&g

16、t;　　圖2-1 總體設計方案框圖　　根據以上框圖，本設計可分為以下幾個模塊：　　1、搶答判別模塊：它的功能是鑒別四組中是哪組搶答成功并且把搶答成功的組別信號輸出給鎖存模塊。　　2、顯示報警模塊：就是把各個模塊的輸入的不同信號經過譯碼成BCD碼然后直接在數碼管上顯示，還可以加上蜂鳴器的聲音

17、，更能給觀眾一個準確、簡明的數字。　　3、主持人控制模塊：給節(jié)目主持人設置一個控制開關，用來控制系統(tǒng)的清零和搶答的開始。　　4、鎖存模塊：該電路的作用是當第一個搶答者搶答后，對第一個搶答者的組別進行鎖存并顯示在數碼管上，后面的搶答者信號全都無響應，直到主持人按下復位鍵。　　5、計分模塊：由主持人控制，針對選手的答

18、題情況，進行加分或減分。　　6、在設計過程中，其他模塊的添加。　　3 設計平臺的描述　　3.1 EDA 的概述　　20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行

19、了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統(tǒng)的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數字系統(tǒng)設計方法、設計過程和設計觀念，促進了EDA技術的迅速發(fā)展。 　　EDA技術就是以計算機為工具，設計者在

20、EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 　　利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性

21、能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。 　　現在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。 　　E

22、DA技術是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。 　　利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。 　　現在對EDA的概念或范疇用得很

23、寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。本文所指的EDA技術，主要針對電子電路設計、PCB設計和IC設計。 　　EDA是在20世紀90年代初從計算機輔助設計、計算機輔助制造、計算機輔助測試和計算

24、機輔助工程的概念發(fā)展而來的。EDA技術不僅極大地提高了系統(tǒng)的設計效率，而且使設計者擺脫了大量的輔助性工作，將精力值終于創(chuàng)造性的方案與概念的構思上。　　在傳統(tǒng)的數字系統(tǒng)設計中，描述硬件的方法通常是邏輯表達式和邏輯電路圖。隨著系統(tǒng)復雜程度的增加，這些描述方法變得過于復雜，不便于使用。VHDL語言是一種在EDA設計中廣泛流行的硬件描述語言，主要用于描述數字系統(tǒng)的結構、行為、功能和接口。除了含有許多具有

25、硬件特征的語句外，VHDL語言的句法、語言形式和描述風格十分類似于一般的計算機高級語言，是目前硬件描述語言中應用最為廣泛的一種。VHDL語言具有很強的電路描述能力，支持硬件的設計、驗證、綜合和測試，是一種多層次的硬件描述語言。目前，IEEE又推出了一種新標準，將VHDL語言的描述能力從數字電路擴展到模擬電路及數模混合電路的設計，這使得VHDL語言的應用范圍更加廣泛。　　3.2 VHDL語言特點

26、描述　　VHDL的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。1987 年底，VHDL被IEEE 和美國國防部確認為標準硬件描述語言。 　　VHDL主要用于描述數字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VH

27、DL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。<p&

28、gt;　　VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來，VHDL語言主要具有以下優(yōu)點：　?。?）VHDL語言功能強大，設計方式多樣 　　VHDL 語言具有強大的語言結構，只需采用簡單明確的VHDL語言程序就可以描述十分復雜的硬件電路。同時，它還具有多層次的電路設計描述功能。此外，VH

29、DL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現，這是其他硬件描述語言所不能比擬的。VHDL語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方法；既支持模塊化設計方法，也支持層次化設計方法。 　　（2）VHDL語言具有強大的硬件描述能力 　　VHDL語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路

30、；描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，也可以采用三者的混合描述方式。同時，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。VHDL語言的強大描述能力還體現在它具有豐富的數據類型。VHDL語言既支持標準定義的數據類型，也支持用戶定義的數據類型，這樣便會給硬件描述帶來較大的自由度。 　　（3）VHDL語言具有很強的移植能力 <

31、p>　　VHDL語言很強的移植能力主要體現在：對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 　?。?）VHDL語言的設計描述與器件無關 　　采用 VHDL語言描述硬件電路時，設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處

32、是可以使設計人員集中精力進行電路設計的優(yōu)化，而不需要考慮其他的問題。當硬件電路的設計描述完成以后，VHDL語言允許采用多種不同的器件結構來實現。 　?。?） VHDL語言程序易于共享和復用 　　VHDL語言采用基于庫 ( library) 的設計方法。在設計過程中，設計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步

33、地進行設計，而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設計中進行復用。 　　由于 VHDL語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期。　　3.3 設計平臺QuartusII 6

34、.O軟件的概述及工作原理　　QuartusII6.0 軟件是Altera公司最新版本的EDA 開發(fā)軟件，支持APEX系列、Cyclone 系列、Stratix系列和Excalibur系列等新型系列軟件的開發(fā)。含有工作組計算、集成邏輯分析儀、EDA工具集成、多過程支持、增強重編譯和IP集成等特性。支持百萬門級的設計，支持高速I/O設計，具有更強的設計能力和更快的編譯速度。QuartusII6.0開

35、發(fā)軟件為可編程片上系統(tǒng)設計提供了一個完整的設計環(huán)境。無論是使用個人電腦、NUIX或Linux工作站，QuartusII6.0都提供了方便設計、快速編譯處理以及編程功能。　　QuartusII6.0輸入的設計過程一般為創(chuàng)建工程、輸入文件、項目編譯、波形仿真、項目校驗和編程下載等幾個步驟。　　創(chuàng)建工程：在將設計實體輸入集成開發(fā)環(huán)境并進行編譯之前，應當首先創(chuàng)建

36、針對該設計實體的工程項目文件； 　　輸入文件：采用硬件描述語言描述的設計文件，可以預先用文本文件編輯工具輸入并編輯，也可在QuartusII6.0集成開發(fā)環(huán)境中輸入和編輯。對于事先完成輸入編輯的設計文件，也可在創(chuàng)建工程項目文件時予以添加，也可在QuartusII6.0集成開發(fā)環(huán)境中選擇File---->Open，打開和編輯選中的設計文件。 　　編

37、譯設計項目：QuartusII6.0編譯器的功能是對設計文件進行分析檢查和邏輯綜合，并將綜合結果生成可以對器件編程的目標文件，和供時序分析的時序信息文件等輸出文件。編譯過程包括分析與綜合、適配、編程和時序分析4個環(huán)節(jié)。對于比較簡單的設計，可以使用全程編譯一次完成上述4個環(huán)節(jié)；而對于較為復雜的設計，每一次全程編譯都非常耗時，因此可以采用分步驟編譯，分別完成每個環(huán)節(jié)，逐個分析每個環(huán)節(jié)輸出的編譯報告，這樣可以提高設計效率。

38、;　　仿真設計項目：當一個設計項目完成編譯以后，如果不對、驗證正確與否，就直接下載到項目器件中的話，其結果是無法預知的。因為通過編譯只能說明源設計文件符合描述語言的語法規(guī)則，并可以本綜合成為電路，但不能說明該電路可以完成設計要求。 　　驗證是設計中的一個重要環(huán)節(jié)，而邏輯模擬-----仿真則是最常用的驗證手段。使用QuartusII6.0仿真設計項目，首先要編輯仿真波形文件

39、并存盤，然后運行QuartusII6.0的仿真器。　　當設計文件的方針通過后，就可以將變異輸出的配置文件下載到項目辦上了。值得注意的是，在下載配置文件之前，應當首先將目標期間的引腳鎖定到相應的端口上，這樣才能使目標板正常運行。 　　4 搶答器各部分的設計描述及仿真波形　　4.1 搶答鑒別、計分和報警模塊的設計&l

40、t;/p>　　4.1.1 搶答鑒別模塊設計 　　在這個模塊中主要實現搶答過程中的搶的功能，并且能夠實現當有一路搶答按鍵按下時，該路搶答信號將其余各按鍵信號封鎖的功能。在這個模塊輸入端有WARN輸入（以時間控制系統(tǒng)的WARN輸出信號為信號源）、一個和“時間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號端S0，S1，S2，S3和有一個時鐘信號

41、端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應于S0，S1，S2，S3編號的4個指示燈LED和4線2進制輸出端STATES（用于鎖存當前的狀態(tài)），還有一個STOP端用于指示S0，S1，S2，S3按鈕狀態(tài)（控制計算器停止）.生成模塊圖如4.1所示：　　圖4-1 搶答鑒別模塊的模塊圖　　仿真波形如圖4.2所示：

42、 　　圖4-2 搶答鑒別模塊部分仿真波形　　4.1.2 報警模塊設計　?。?）在這個模塊中主要實現搶答過程中的報警功能，當主持人按下控制鍵，有限時間內（N秒內）有人搶答或是倒計時到了之后蜂鳴聲開始報警，輸出SOUND有效電平為高。生成模塊如圖4.3（1）所示：　　圖

43、4-3 報警模塊（1）的模塊圖　　其仿真波形圖如圖4.4 所示： 　　圖4-4 報警模塊（1）的仿真波形 　　(2) 具有犯規(guī)設置電路對提前搶答和超時搶答者，則報警并顯示組別。其中，S、S1、S2、S3表示四個按鍵，CLEAR是復位控制端，WARNS是警告信號。 <p&g

44、t;　　圖 4-5 報警模塊（2）的模塊圖　　仿真波形如圖所示：　　圖4-6 報警模塊（2）的仿真波形　　4.1.3 計分模塊的設計　　本模塊主要實現題目中的最后一個要求。設置一個計分電路，每組開始預置10分，由主持人記分，答對一次

45、加1分，答錯一次減1分。CLK是一個時鐘信號，CLR是復位信號，ADD與SUB是加減控制端，CHOOSE是選擇組別，用以控制加減組別。本設計是選用BCD碼（即用四位二進制數來表示一位十進制）來顯示計數。aa0、aa1是顯示計分的個位和十位。bb0、bb1、cc0、cc1、dd0、dd1其功能和aa0、aa1相同。生成模塊圖如右圖：　　圖4-7 計分模塊的模塊圖 <

46、;p>　　仿真波形如圖4.8所示： 　　圖4-8 計分模塊的仿真波形圖　　4.2 其他模塊的設計　　4.2.1 譯碼模塊的設計　　將搶答過程中鎖存的BCD碼轉換成7段碼用于LED的顯示。在程序設計中，INSTATES 代表七個輸入，QOUT 七個輸出端。生

47、成的模塊圖如圖4.9所示： 　　圖4-9 譯碼模塊的模塊圖　　4.2.2 定時模塊的設計　　這個模塊中主要實現搶答過程中的計時功能，在搶答開始后進行N秒的倒計時，并且在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內有人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)

48、先搶答者的搶答時刻，輸出一個信號經WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。這個模塊的輸入端有時鐘信號CLK、系統(tǒng)復位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信號高位HIGN和低位LOW，無人搶答時計時中止警報信號WARN。　　生成的模塊圖如圖4.10所示：　　圖4-10 定時模塊的模塊圖

49、　　4.2.3 動態(tài)顯示模塊的設計：　　即掃描顯示功能。在初始狀態(tài)時，各組計分給出一個固定的值并將它掃描顯示在屏幕上，當計分或者要顯示的數據發(fā)生變化時，再次掃描并顯示出來。其模塊圖如下所示：　　圖4-10 動態(tài)顯示模塊的模塊圖 　　5 總結

50、　　本設計使用VHDL語言，對搶答器的每一個模塊進行分析、設計、編譯，并在QUARTUSII6.0軟件的支持下，對其進行仿真。 　　在本文章主要講述了搶答器的搶答、計分和報警的功能。搶答模塊包括了主持人的控制、信號鎖存等功能。通過這個模塊，對后續(xù)的定時、

51、顯示模塊提供一個開端，引導。計分功能，是實現題目中加分減分的功能。報警主要是對提前搶答或者答題超時等違規(guī)狀況提供一個警告信號。在對這三個模塊的設計中，遇到幾個難題。主要是對VHDL的語言設計的遺忘，通過查閱課本以及軟件調試逐一解決。在對各模塊進行編程時，模塊之間的鏈接是很重要的。要注意各模塊之間的連接關系。　　通過這次畢業(yè)設計我發(fā)現自己的不足。首先，感覺簡單，以為利用學過的課程做應該沒什么問

52、題?？紤]不周全，導致系統(tǒng)功能設定時遇到不少困難。也耽擱了不少時間。其次，我發(fā)現自己對課本知識不是太熟悉，對開發(fā)工具的利用掌握的也不是很熟練，導致在編程、仿真時遇到不少麻煩。最后，由于大學期間接觸電腦的機會不是太多，對基本的Word文檔的掌握不是很熟練，在對論文的格式進行修改時花費了不少時間。這次設計也使我意識到，理論與時間之間的距離有多大。深刻體會到“紙上得來終覺淺，絕知此事要躬行”這句古話的含義了。在以后的學習生活中，我會盡量彌補我在

53、這方面的欠缺和不足。由于本人能力有限，設計還有許多不足之處，還請老師給予指點。　　參考文獻　　[1]. 李國洪，沈明山主編.EDA技術與實驗[M].機械工業(yè)出版社，2008：2-11. 　　[2]. 李欣，張海燕主編，VHDL數字系統(tǒng)設計[M].科學出版社，2009：28—3

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59、work .[J].Ki-Yong Hong.Chul Kim.2001: 364-369. 　　致謝　　經過幾個月的時間，畢業(yè)設計已經結束，本設計師在劉老師的指導下完成的。我本來是一個散漫的人，若不是老師督促與耐心指導我不可能完成的這么及時。在此首先謝謝劉老師。<p

60、>　　在整個設計過程中，我身邊的同學特別是我的舍友，他們?yōu)槲姨峁╇娔X、網絡，使我查找資料更加方便。在此還要感謝實驗室的老師們，謝謝你們在我需要的時候為我打開實驗室的門，謝謝你們的信任。我的同組成員也給了我很大的幫助。幫我解決了很多細節(jié)上的問題，使我能夠更好更順利的完成我的畢業(yè)設計，謝謝你們。　　通過做畢業(yè)設計我學到了很多，無論是理論知識還是實際操作，都讓我受益匪淺。這些很大程度上得益于幫助

61、過我的老師和同學，真的非常感謝你們。　　最后，我還是要向百忙之中給我莫大幫助的劉老師表示感謝。還要感謝的是我親愛的青島工學院以及學院的每一位領導、老師和同學。謝謝你們！　　附錄源代碼　　1、搶答鑒別模塊源代碼

62、 LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY LOCK IS　　PORT (CLK,CLEAR:IN STD_LOGIC;　　WARN : IN STD

63、_LOGIC;　　S0,S1,S2,S3 : IN Std_Logic ;　　STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;　　STOP : OUT STD_LOGIC ;　　LED : OUT STD_LOGIC_VECTOR(

64、3 DOWNTO 0));　　END LOCK ;　　ARCHITECTURE ONE OF LOCK IS　　BEGIN　　PROCESS(CLEAR,CLK,S0,S1,S2,S3 )&l

65、t;b>　　BEGIN　　IF (CLEAR = '1')THEN 　　STATES<="0000";LED<="0000";STOP<='0';　　ELSIF (CLK 'EVENT A

66、ND CLK='1' )THEN　　IF ( WARN='0' )THEN　　IF ( S3 ='1' AND S2='0' AND S1='0' AND S0='0' ) THEN　　STATES &l

67、t;= "0100" ; LED<="0100" ;STOP<='1' ;　　ELSIF ( S2 ='1' AND S3='0' AND S1='0' AND S0='0' ) THEN　　STATES

68、<= "0011" ; LED<="0011" ;STOP<='1' ;　　ELSIF ( S1 ='1' AND S3='0' AND S2='0' AND S0='0' ) THEN　　STATE

69、S <= "0010" ; LED<="0010" ;STOP<='1' ;　　ELSIF ( S0 ='1' AND S3='0' AND S2='0' AND S1='0' ) THEN　　STATE

70、S <= "0001" ; LED<="0001" ;STOP<='1' ;　　ELSE STATES<="0000" ; LED<="0000";　　END IF ;

71、;　　END IF ;　　END IF ;　　END PROCESS ;　　END ARCHITECTURE ;　　2、報警模塊 &l

72、t;/p>　?。?）LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY ALARM IS　　PORT(CLEAR,WARN: IN STD_LOGIC;　　SOUND: OUT ST

73、D_LOGIC);　　END ALARM;　　ARCHITECTURE FOUR OF ALARM IS　　BEGIN 　　PROCESS(WARN,CLEAR)　　BEGI

74、N　　IF CLEAR='1' THEN SOUND<='0';　　ELSIF WARN='1' THEN　　SOUND<='1';　　ELSE SOUND<='

75、0';　　END IF;　　END PROCESS;　　END ARCHITECTURE ; 　?。?）LIBRARY IEEE;　　USE IEEE.STD_LOGIC_

76、1164.ALL;　　ENTITY FOUL IS　　PORT(CLEAR : IN STD_LOGIC;　　S0,S1,S2,S3: IN STD_LOGIC;　　LEDE: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);&l

77、t;p>　　WARNS: OUT STD_LOGIC);　　END FOUL;　　ARCHITECTURE ONE OF FOUL IS　　BEGIN 　　PROCESS(CLEAR,S

78、0,S1,S2,S3)　　VARIABLE a : Std_Logic_Vector (3 DOWNTO 0);　　BEGIN　　a := S3 & S2 & S1 & S0 ;　　IF CLEAR='

79、;1' THEN 　　CASE a IS　　WHEN "1000" =>LEDE <="0100"; WARNS<='1';　　WHEN "0100" =>LEDE &

80、lt;="0011"; WARNS<='1';　　WHEN "0010" =>LEDE <="0010"; WARNS<='1';　　WHEN "0001" =>LEDE <="0001"

81、; WARNS<='1';　　WHEN OTHERS =>LEDE <="0000"; WARNS<='1';　　END CASE ;　　ELSE LEDE<="0000";WARNS<='0

82、9;;　　END IF;　　END PROCESS;　　END ONE; 　　3、計分模塊 　　LIBRARY IEEE;　　USE I

83、EEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY SCORE IS　　PORT(CLK,SUB,ADD,CLR:IN STD_LOGIC;　　CHOOSE: IN STD_LOGIC_VEC

84、TOR(3 DOWNTO 0);　　aa0,aa1,bb0,bb1,cc0,cc1,dd0,dd1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));　　END SCORE;　　ARCHITECTURE RTL OF SCORE IS<b&

85、gt;　　BEGIN　　PROCESS( CHOOSE , CLK ,SUB , ADD ,CLR)　　BEGIN　　IF(CLR='1') THEN　　aa1<="0001&quo

86、t;;aa0<="0000";　　bb1<="0001";bb0<="0000";　　cc1<="0001";cc0<="0000";　　dd1<="0001"

87、;;dd0<="0000";　　ELSIF(CLK'EVENT AND CLK='1') THEN 　　IF(ADD='1') THEN　　IF(CHOOSE="0001") THEN

88、　IF(aa0="1001") THEN　　aa0<="0000";　　IF(aa1="1001") THEN　　aa1<="0000";　　ELSE </

89、b>　　aa1<=aa1+'1';　　END IF;　　ELSE　　aa0<=aa0+'1';<b

90、>　　END IF;　　ELSIF (CHOOSE="0010") THEN　　IF(bb0="1001") THEN　　bb0<="0000";　　IF(bb1="10

91、01") THEN　　bb1<="0000";　　ELSE 　　bb1<=bb1+'1';　　END IF;<

92、;p>　　ELSE　　bb0 <= bb0+'1';　　END IF;　　ELSIF( CHOOSE="0100") THEN　　IF(cc0=&q

93、uot;1001") THEN　　cc0<="0000";　　IF(cc1="1001") THEN 　　cc1<="0000";　　ELSE <

94、/p>　　cc1<=cc1+'1';　　END IF;　　ELSE　　END IF;　　ELSIF (CHO

95、OSE="1000") THEN　　IF(dd0="1001") THEN　　dd0<="0000";　　IF(dd1="1001") THEN　　dd1<="0000&

96、quot;;　　ELSE 　　dd1<=dd1+'1';　　END IF;　　ELSE　　dd

97、0<=dd0+'1';　　END IF;　　END IF;　　ELSIF(SUB='1') THEN 　　IF(CHOOSE="0001"

98、) THEN　　IF(aa0="0000") THEN　　IF(aa1="0000") THEN　　aa0<="0000";　　aa1<="0000";&l

99、t;p>　　ELSE　　aa0<="1001";　　aa1<=aa1-'1';　　END IF;　　ELSE</b&g

100、t;　　aa0<=aa0-'1';　　END IF; 　　ELSIF (CHOOSE="0010") THEN　　IF(bb0="0000") THEN

101、　　IF(bb1="0000") THEN　　bb0<="0000";　　bb1<="0000";　　ELSE　　bb0<="

102、;1001";　　bb1<=bb1-'1';　　END IF;　　ELSE　　bb0<=bb0-'1';<p&g

103、t;　　END IF;　　ELSIF(CHOOSE="0100") THEN　　IF(cc0="0000") THEN　　IF(cc1="0000") THEN　　cc0&l

104、t;="0000";　　cc1<="0000";　　ELSE　　cc0<="1001";　　cc1<=cc1-'1';

105、　　END IF;　　ELSE　　cc0<=cc0-'1';　　END IF;　　ELSIF(CHOOSE=&quo

106、t;1000") THEN　　IF(dd0="0000") THEN　　IF(dd1="0000") THEN　　dd0<="0000";　　dd1<="0000"; &

107、lt;/p>　　ELSE　　dd0<="1001";　　dd1<=dd1-'1';　　END IF;

108、　ELSE　　dd0<=dd0-'1';　　END IF;　　END IF;　　END IF;

109、　　END IF ; 　　END PROCESS;　　END ARCHITECTURE ; 　　大學本科生畢業(yè)設計（論文）撰寫規(guī)范　　本科生畢業(yè)設計（論文）是學生在畢業(yè)前提交的一份具有一定研究價值和

110、實用價值的學術資料。它既是本科學生開始從事工程設計、科學實驗和科學研究的初步嘗試，也是學生在教師的指導下，對所進行研究的適當表述，還是學生畢業(yè)及學位資格認定的重要依據。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓練環(huán)節(jié)之一，應符合國家及各專業(yè)部門制定的有關標準，符合漢語語法規(guī)范。指導教師應加強指導，嚴格把關。　　1、論文結構及要求<p

111、>　　論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻、致謝和附錄等幾部分。　　1.1 題目　　論文題目應恰當、準確地反映論文的主要研究內容。不應超過25字，原則上不得使用標點符號，不設副標題。　　1.2 摘要與關鍵詞&l

112、t;b>　　1.2.1 摘要　　本科生畢業(yè)設計（論文）的摘要均要求用中、英兩種文字給出，中文在前。　　摘要應扼要敘述論文的研究目的、研究方法、研究內容和主要結果或結論，文字要精煉，具有一定的獨立性和完整性，摘要一般應在300字左右。摘要中不宜使用公式、圖表，不標注引用文獻編號，避免將摘要寫成目錄式的內容介紹。

113、　　1.2.2 關鍵詞　　關鍵詞是供檢索用的主題詞條，應采用能覆蓋論文主要內容的通用技術詞條（參照相應的技術術語標準），一般列3～5個，按詞條的外延層次從大到小排列，應在摘要中出現。　　1.3 目錄　　目錄應獨立成頁

114、，包括論文中全部章、節(jié)的標題及頁碼。　　1.4 論文正文　　論文正文包括緒論、論文主體及結論等部分。　　1.4.1 緒論　　緒論一般作為論文的首篇。緒論應說明選題的背景、目的和意義，國內外文獻綜述

115、以及論文所要研究的主要內容。　　文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認識以及提出問題。緒論只是文章的開頭，不必寫章號。　　畢業(yè)設計（論文）緒論部分字數不多于全部論文字數的1/4。　　1.4.2 論文主體　　論文主體是論文的

116、主要部分，要求結構合理，層次清楚，重點突出，文字簡練、通順。論文主體的內容要求參照《大學本科生畢業(yè)設計（論文）的規(guī)定》第五章。　　論文主體各章后應有一節(jié)“本章小結”。　　1.4.3 結論　　結論作為單獨一章排列，但不加章號。　　結論是

117、對整個論文主要成果的歸納，要突出設計（論文）的創(chuàng)新點，以簡練的文字對論文的主要工作進行評價，一般為400～1 000字。　　1.5 參考文獻　　參考文獻是論文不可缺少的組成部分，它反映了論文的取材來源和廣博程度。論文中要注重引用近期發(fā)表的與論文工作直接有關的學術期刊類文獻。對理工類論文，參考文獻數量一般應在15篇以上

118、，其中學術期刊類文獻不少于8篇，外文文獻不少于3篇；對文科類、管理類論文，參考文獻數量一般為10～20篇，其中學術期刊類文獻不少于8篇，外文文獻不少于3篇。　　在論文正文中必須有參考文獻的編號，參考文獻的序號應按在正文中出現的順序排列。　　產品說明書、各類標準、各種報紙上刊登的文章及未公開發(fā)表的研究報告（著名的內部報告如PB、AD報告及著名大公司的企業(yè)技

119、術報告等除外）不宜做為參考文獻引用。但對于工程設計類論文，各種標準、規(guī)范和手冊可作為參考文獻。　　引用網上參考文獻時，應注明該文獻的準確網頁地址，網上參考文獻不包含在上述規(guī)定的文獻數量之內。　　1.6 致謝　　對導師和給予指導或協(xié)助完成論文工作的組織和個人表示感謝。內容應簡潔

120、明了、實事求是，避免俗套。　　1.7 附錄　　如開題報告、文獻綜述、外文譯文及外文文獻復印件、公式的推導、程序流程圖、圖紙、數據表格等有些不宜放在正文中，但有參考價值的內容可編入論文的附錄中。　　2、論文書寫規(guī)定&

121、lt;p>　　2.1 論文正文字數　　理工類論文正文字數不少于20 000字。　　文管類論文正文字數12 000－20 000字。其中漢語言文學專業(yè)不少于7 000字。　　外語類論文正文字數8 000－10 000個外文單詞。　　藝術類論文正文字數3

122、 000～5 000字。　　2.2 論文書寫　　本科生畢業(yè)論文用B5紙計算機排版、編輯與雙面打印輸出。　　論文版面設置為：畢業(yè)論文B5紙、縱向、為橫排、不分欄，上下頁邊距分別為2.5cm和2cm，左右頁邊距分別為2.4cm和2cm，對稱頁邊距、左側裝訂并裝訂線為0cm、奇偶頁

123、不同、無網格。論文正文滿頁為29行，每行33個字，字號為小四號宋體，每頁版面字數為957個，行間距為固定值20磅。　　頁眉。頁眉應居中置于頁面上部。單數頁眉的文字為“章及標題”；雙數頁眉的文字為“大學本科生畢業(yè)設計（論文）”。頁眉的文字用五號宋體，頁眉文字下面為2條橫線（兩條橫線的長度與版芯尺寸相同，線粗0.5磅）。頁眉、頁腳邊距分別為1.8cm和1.7cm。<p&

124、gt;　　頁碼。頁碼用小五號字，居中標于頁面底部。摘要、目錄等文前部分的頁碼用羅馬數字單獨編排，正文以后的頁碼用阿拉伯數字編排。　　2.3 摘要　　中文摘要一般為300字左右，外文摘要應與中文摘要內容相同，在語法、用詞和書寫上應正確無誤，摘要頁勿需寫出論文題目。中、外文摘要應各占一頁，編排裝訂時放置正文前，并且中文在

125、前，外文在后。　　2.4 目錄　　目錄應包括論文中全部章節(jié)的標題及頁碼，含中、外文摘要；正文章、節(jié)題目；　　參考文獻；致謝；附錄。　　正文章、節(jié)題目（理工類要求編寫到第3級標題，即□.□.□。文科、管理類可視論文需要進行，編寫到2～3

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