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文檔簡(jiǎn)介
1、<p><b> EDA課程設(shè)計(jì)</b></p><p><b> ?。娮隅姷脑O(shè)計(jì))</b></p><p><b> 一.設(shè)計(jì)要求:</b></p><p> 1.能實(shí)現(xiàn)時(shí),分,秒計(jì)時(shí)。</p><p> 2.能實(shí)現(xiàn)整電報(bào)時(shí)。</p><
2、;p> 3.能進(jìn)行對(duì)時(shí)和分的校準(zhǔn)。</p><p><b> 二.實(shí)驗(yàn)?zāi)康模?lt;/b></p><p> 1.掌握多位計(jì)數(shù)器相連的方法。</p><p> 2.掌握十六進(jìn)制,二十四進(jìn)制,六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。</p><p> 3.握CPLD技術(shù)的層次化設(shè)計(jì)法。</p><p>
3、 4.了解軟件的元件管理含義以及模塊元件之間的連接概念。</p><p> 5.掌握電子電路一般的設(shè)計(jì)方法,并了解電子產(chǎn)品的研制開發(fā)過程,基本掌握電子電路安裝和調(diào)試方法。</p><p> 6.培養(yǎng)獨(dú)立分析問題,團(tuán)結(jié)解決問題的能力。</p><p><b> 三.硬件要求:</b></p><p> 1. 8
4、位8段掃描共陰極數(shù)碼顯示管。</p><p> 2. 三個(gè)按鍵開關(guān)(清零,校時(shí),校分)。</p><p><b> 四.設(shè)計(jì)原理</b></p><p> 1.數(shù)字鐘的計(jì)時(shí)周期為24小時(shí),顯示滿刻度為23時(shí)59分59秒,另外具備校時(shí)功能和報(bào)時(shí)功能。因此,一個(gè)基本的數(shù)字鐘主要由“時(shí)”“分”“秒”計(jì)數(shù)器校時(shí)電路組成。將標(biāo)準(zhǔn)信號(hào)送入“秒計(jì)數(shù)器
5、”,“秒計(jì)數(shù)器”采用60進(jìn)制計(jì)數(shù)器,每累加60 秒發(fā)送一個(gè)“分脈沖”信號(hào),該信號(hào)將被送到“時(shí)計(jì)數(shù)器”,“時(shí)計(jì)數(shù)器”采用24進(jìn)制計(jì)數(shù)器,可實(shí)現(xiàn)對(duì)一天24 小時(shí)的累計(jì)。譯碼顯示電路將“時(shí)”“分”“秒”計(jì)數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。通過六位LED七段顯示器顯示出來</p><p> 2.校時(shí)電路是用來對(duì)“時(shí)”“分”顯示數(shù)字進(jìn)行校時(shí)調(diào)整的。</p><p> 3.頂層原理圖如下:<
6、/p><p> 圖1 頂層文件原理圖</p><p> 時(shí)序仿真:程序仿真主要由計(jì)數(shù)器完成,在時(shí)鐘脈沖作用下,完成始終功能,由時(shí)序圖可以看出每個(gè)時(shí)鐘上升沿到來時(shí)加一,當(dāng)接受到REST信號(hào),即REST為高電平,所有計(jì)數(shù)為零,并重新計(jì)數(shù),SETMIN 和SETHOUR可以完成調(diào)節(jié)時(shí)鐘功能,都是高電平調(diào)節(jié),每來一個(gè)脈沖,相應(yīng)的時(shí)或分加1。</p><p><b>
7、; 圖2 時(shí)序仿真</b></p><p> 五.電子時(shí)鐘模塊設(shè)計(jì)</p><p> 1. 分頻模塊FENPIN設(shè)計(jì)</p><p> 模塊FENPIN原理圖如下:</p><p> 圖3 FENPIN原理圖</p><p><b> FENPIN源程序</b></
8、p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity FENP is</p><p> port(clk1:in std_logic;
9、</p><p> clk:out std_logic);</p><p><b> end;</b></p><p> architecture one of FENP is</p><p> signal a:std_logic_vector(8 downto 0);</p><p>
10、 signal b,c:std_logic;</p><p><b> begin</b></p><p> process(clk1)</p><p><b> begin</b></p><p> if clk1'event and clk1='1' then&
11、lt;/p><p> if a="100000000" then</p><p><b> b<='1';</b></p><p> a<="000000000";</p><p><b> else</b></p>
12、<p><b> a<=a+1;</b></p><p><b> b<='0';</b></p><p><b> end if;</b></p><p><b> end if;</b></p><p>
13、; end process;</p><p><b> clk<=b;</b></p><p><b> end;</b></p><p><b> 仿真波形如下:</b></p><p> 圖4 FENPIN 波形圖</p><p>
14、 2. 模塊MIAO1設(shè)計(jì)</p><p> 模塊MIAO1原理圖如下,CLK和RESET控制DAOUT,SETIME和CLK控制ENMIN</p><p> 圖5 SECOND的原理圖</p><p> MIAO1 的源程序如下</p><p> library ieee;</p><p> use i
15、eee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity miao1 is</p><p> port (clk,reset,setmin: in std_logic;</p><p> daout: out std_logic_
16、vector(6 downto 0);</p><p> enmin:buffer std_logic);</p><p><b> end;</b></p><p> architecture two of miao1 is</p><p> signal d:std_logic_vector(6 downto
17、 0);</p><p> signal enmin1,enmin2:std_logic;</p><p><b> begin</b></p><p> process(clk,reset,setmin)</p><p><b> begin</b></p><p>
18、; if reset='1'</p><p> then d<="0000000";</p><p> elsif (clk'event and clk='1') then</p><p> if d<16#60# then</p><p> if d=&quo
19、t;1011001" then</p><p> d<="0000000";enmin1<='1';</p><p> else d<=d+1;enmin1<='0';</p><p> if d(3 downto 0)="1001" then d<
20、=d+7;</p><p> end if;end if;</p><p> end if; end if; end process;</p><p><b> daout<=d;</b></p><p> enmin<=(enmin1 or enmin2);</p><p>
21、 enmin2<=(setmin and clk);</p><p><b> end;</b></p><p><b> 波形仿真圖如下</b></p><p> 圖1-4 MIAO1 的波形仿真</p><p> 3. 模塊FENZ設(shè)計(jì)</p><p>
22、 模塊FENZ原理圖如下,CLK和RESET控制DAOUT,SEHOUR控制ENHOUR</p><p> 圖6 MIN的原理圖</p><p> FENZ的源程序如下</p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p>
23、 use ieee.std_logic_unsigned.all;</p><p> entity fenz is</p><p> port (reset,clk,sethour,clk1: in std_logic;</p><p> daout: out std_logic_vector(6 downto 0);</p><p>
24、 enhour:buffer std_logic);</p><p><b> end;</b></p><p> architecture two of fenz is</p><p> signal d:std_logic_vector(6 downto 0);</p><p> signal enhour
25、1,enhour2:std_logic;</p><p><b> begin</b></p><p> process(clk,clk1,reset,sethour)</p><p><b> begin</b></p><p> if reset='1'</p>
26、;<p> then d<="0000000";</p><p> elsif (clk'event and clk='1') then</p><p> if d<16#60# then</p><p> if d="1011001" then</p>
27、<p> d<="0000000";enhour1<='1';</p><p> else d<=d+1;enhour1<='0';</p><p> if d(3 downto 0)="1001" then d<=d+7;</p><p> en
28、d if;end if;</p><p> end if; end if; end process;</p><p><b> daout<=d;</b></p><p> enhour<=(enhour1 or enhour2);</p><p> enhour2<=(sethour and
29、clk1);</p><p><b> end;</b></p><p><b> 波形仿真圖如下</b></p><p> 圖7 FENZ 的波形仿真</p><p> 4. 模塊HOUR設(shè)計(jì)</p><p> 模塊HOUR原理圖如下,CLK和RESET控制DA
30、OUT。</p><p> 圖8 HOUR的原理圖</p><p> HOUR的源程序如下</p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p
31、><p> entity hour is</p><p> port (reset,clk: in std_logic;</p><p> daout: out std_logic_vector (5 downto 0));</p><p><b> end;</b></p><p> ar
32、chitecture two of hour is</p><p> signal d:std_logic_vector(5 downto 0);</p><p><b> begin</b></p><p> process(clk,reset)</p><p><b> begin</b>
33、;</p><p> if reset='1'</p><p> then d<="000000";</p><p> elsif (clk'event and clk='1') then</p><p> if d<16#60# then</p>
34、<p> if d="100011" then</p><p> d<="000000";</p><p> else d<=d+1; if d(3 downto 0)="1001" then d<=d+7;end if;end if;</p><p> end if;
35、end if; end process;</p><p><b> daout<=d;</b></p><p><b> end;</b></p><p><b> 波形仿真圖如下</b></p><p> 圖9 HOUR 的波形仿真</p>&l
36、t;p> 5. 模塊XIANS設(shè)計(jì)</p><p> 模塊XIANS原理圖如下,當(dāng)SEL取不同值時(shí)DAOUT分別選擇輸出SEC .MIN .HOUR</p><p> 圖10 SELTIME的原理圖</p><p> XIANS的源程序如下</p><p> library ieee;</p><p>
37、; use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity xians is</p><p> port(clk2,reset:in std_logic;</p><p> miao1,fenz:in std_log
38、ic_vector(6 downto 0);</p><p> hour :in std_logic_vector(5 downto 0);</p><p> daout:out std_logic_vector(3 downto 0);</p><p> sel:out std_logic_vector(2 downto 0));</p>&l
39、t;p><b> end;</b></p><p> architecture one of xians is</p><p> signal q: std_logic_vector(2 downto 0);</p><p><b> begin</b></p><p> proce
40、ss(clk2,reset,miao1,fenz,hour)</p><p><b> begin</b></p><p> if reset='1'then</p><p><b> q<="000";</b></p><p> elsif (cl
41、k2'event and clk2='1') then q<=q+1;end if;</p><p> end process;</p><p> process(q,reset)</p><p><b> begin</b></p><p> if reset='1'
42、;then</p><p> daout<="0000";else</p><p><b> case q is</b></p><p> when "101"=>daout<=miao1(3 downto 0);</p><p> when "
43、100"=>daout(2 downto 0)<=miao1(6 downto 4);daout(3)<='0';</p><p> when "011"=>daout<=fenz(3 downto 0);</p><p> when "010"=>daout(2 downto 0)&
44、lt;=fenz(6 downto 4);daout(3)<='0';</p><p> when "001"=>daout<=hour(3 downto 0);</p><p> when "000"=>daout(1 downto 0)<=hour(5 downto 4);daout(3 down
45、to 2)<="00";</p><p> when others=>null;</p><p> end case; end if; end process;</p><p><b> sel<=q;</b></p><p><b> end;</b>
46、</p><p><b> 波形仿真圖如下</b></p><p> 圖11 XIANS 的波形仿真</p><p> 6. 模塊QIDUAN設(shè)計(jì)</p><p> QIDUAN圖如下通過判斷Q有4位輸入數(shù)字組成16種狀態(tài)確定輸出Y點(diǎn)亮的什么數(shù)字,通過SEL選擇輸出Y的值。</p><p&g
47、t; 圖12 .QIDUAN的原理圖</p><p> QIDUAN源程序如下:</p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> e
48、ntity qiduan is</p><p> port(q: in std_logic_vector(3 downto 0);</p><p> sel: in std_logic_vector(2 downto 0);</p><p> y: out std_logic_vector(6 downto 0));</p><p>&
49、lt;b> end;</b></p><p> architecture rt1 of qiduan is</p><p> signal d: std_logic_vector(3 downto 0);</p><p><b> begin</b></p><p> process(sel)
50、</p><p><b> begin</b></p><p> case sel is</p><p> when "000"=>d<=q;</p><p> when "001"=>d<=q;</p><p> when
51、 "010"=>d<=q;</p><p> when "011"=>d<=q;</p><p> when "100"=>d<=q;</p><p> when "101"=>d<=q;</p><p>
52、when others=>null;</p><p> end case; end process;</p><p> process(d)</p><p><b> begin</b></p><p><b> case d is</b></p><p>
53、when "0000"=>y<="0111111";</p><p> when "0001"=>y<="0000110";</p><p> when "0010"=>y<="1011011";</p><p&
54、gt; when "0011"=>y<="1001111";</p><p> when "0100"=>y<="1100110";</p><p> when "0101"=>y<="1101101";</p>&
55、lt;p> when "0110"=>y<="1111101";</p><p> when "0111"=>y<="0000111";</p><p> when "1000"=>y<="1111111";</p&g
56、t;<p> when "1001"=>y<="1101111";</p><p> when others=>null;</p><p> end case;end process;end;</p><p><b> 仿真波形如下:</b></p>
57、<p> 圖13 QIDUAN的波形圖</p><p> 7.模塊BAOS設(shè)計(jì)</p><p> BAOS原理圖如下,當(dāng)DAIN為0的時(shí)候SPEAK發(fā)聲,在這段發(fā)聲時(shí)間內(nèi)LAMP的三個(gè)燈相繼點(diǎn)亮。</p><p> 圖14 BAOS原理圖</p><p> BAOS源程序如下:</p><p>
58、 library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity baos is</p><p> port (clk: in std_logic;</p><
59、;p> dain: in std_logic_vector(6 downto 0);</p><p> speak:out std_logic;</p><p> camp:out std_logic_vector(2 downto 0));</p><p><b> end;</b></p><p>
60、architecture two of baos is</p><p> signal a:std_logic_vector( 2 downto 0);</p><p><b> begin</b></p><p> process(clk)</p><p><b> begin</b>&l
61、t;/p><p> if (clk'event and clk='1') then</p><p> if dain="0000000" then</p><p><b> a<=a+1;</b></p><p><b> case a is</b&g
62、t;</p><p> when "001"=> camp<="001";</p><p> when "010"=> camp<="010";</p><p> when "011"=> camp<="100&qu
63、ot;;</p><p> when others=> camp<="000";</p><p> end case;end if;end if;</p><p> end process;</p><p> process(clk)</p><p><b> beg
64、in</b></p><p> if (clk'event and clk='1') then</p><p> if dain="0000000" then</p><p> speak<='1';</p><p> else speak<=
65、9;0';</p><p> end if; end if; end process; end;</p><p><b> 仿真波形如下:</b></p><p> 圖15 BAOS波形圖</p><p><b> 實(shí)驗(yàn)總結(jié):</b></p><p><
66、;b> 自己對(duì)原理圖的修正</b></p><p> 如果將FENZ中的始終脈沖輸入端CLK1接到second的輸入端enmin上,則導(dǎo)致在時(shí)間校正上出現(xiàn)了問題,即:要等到六十秒才能加一,這樣就導(dǎo)致校正時(shí)間的延長(zhǎng)。</p><p> 如果將FENZ中的時(shí)鐘脈沖輸入端CLK接到CLK1上</p><p><b> 二 交通燈設(shè)計(jì)&l
67、t;/b></p><p><b> 設(shè)計(jì)說明:</b></p><p> 現(xiàn)代,在城市的交通繁忙的交叉路口,行人比較多的路口,或?qū)W校附近都設(shè)有許多的紅綠交通燈。它指示著行人、車輛有序的通行。其中,紅燈停,綠燈行,黃燈表警示。在燈的旁邊還有數(shù)字晶體顯示器,用于提示行人、司機(jī)三種顏色的燈即將跳轉(zhuǎn)所剩的時(shí)間,讓其做好應(yīng)有的準(zhǔn)備。</p><p
68、><b> 計(jì)要求:</b></p><p> 在十字路口的方向上各設(shè)一組紅綠黃燈,顯示順序?yàn)椋浩渲幸粋€(gè)方向是綠燈、黃燈、紅燈,另外一個(gè)方向是紅燈、綠燈、黃燈。</p><p> 設(shè)置4個(gè)數(shù)碼管,以倒計(jì)時(shí)的方式顯示允許通過或禁止的時(shí)間,其中綠燈、黃燈、紅燈的持續(xù)時(shí)間分別是30秒、5秒、35秒。</p><p><b>
69、設(shè)計(jì)原理圖</b></p><p><b> 圖1-1狀態(tài)轉(zhuǎn)換圖</b></p><p><b> 三、頂層原理圖</b></p><p> 圖1-2 頂層原理圖</p><p><b> 波形仿真圖如下:</b></p><p>
70、 圖1-3交通燈仿真波形</p><p> 四、通燈控制器的各模塊設(shè)計(jì)</p><p> 1、模塊CNT8設(shè)計(jì)</p><p> 模塊FENPIN如下圖,該模塊的功能是將時(shí)間256分頻,得到占空比為1:256的方波。</p><p> 圖1-4 CNT8頂層圖</p><p> 分頻器CNT8的源程序:&
71、lt;/p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity CNT8 is</p><p> port ( clk : in s
72、td_logic;</p><p> d: out std_logic;</p><p> sel: buffer std_logic_vector(2 downto 0));</p><p><b> end;</b></p><p> architecture one of CNT8 is</p
73、><p> signal a : std_logic_vector(7 downto 0);</p><p><b> begin</b></p><p> process(clk)</p><p><b> begin</b></p><p> if clk'
74、 event and clk ='1' then a<=a+1;sel<=sel+1;</p><p> end if; end process;</p><p><b> d<=a(7);</b></p><p><b> end;</b></p><p>
75、<b> 波形仿真如下:</b></p><p> 圖1-5 CNT8波形仿真圖</p><p><b> 2、模塊JTD設(shè)計(jì)</b></p><p> 如圖1-2,該模塊為整個(gè)程序的核心,它實(shí)現(xiàn)東西和南北方向的三種交通燈顏色的交替點(diǎn)亮、時(shí)間的倒計(jì)時(shí)。</p><p> 圖1-6 JTD
76、頂層圖</p><p><b> JTD源程序:</b></p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> ent
77、ity JTD is</p><p> port(clk,clr:in std_logic;</p><p> ge,shi:buffer std_logic_vector(3 downto 0);</p><p> dx,nb:buffer std_logic_vector(2 downto 0));</p><p><b>
78、; end;</b></p><p> architecture q of JTD is</p><p> type w is(a,b,c,d);</p><p> signal zhuangtai:w;</p><p><b> begin</b></p><p>
79、 process(clk,clr,zhuangtai)</p><p><b> begin</b></p><p> if clr='1' then</p><p> dx<="010";nb<="100";</p><p> ge<
80、="0101";shi<="0000";</p><p> elsif clk'event and clk='1' then</p><p> case zhuangtai is</p><p> when b=>dx<="100";nb<="
81、001";</p><p> if ge="0000" then</p><p> if shi="0000" then</p><p> zhuangtai<=c;ge<="0000";SHI<="0011";</p><p>
82、 else shi<=shi-1;ge<="1001";</p><p><b> end if;</b></p><p> else ge<=ge-1; end if;</p><p> when a=>dx<="100";nb<="010&quo
83、t;;</p><p> if ge="0000" then</p><p> if shi="0000" then</p><p> zhuangtai<=b;ge<="0101";shi<="0000";</p><p> else
84、 shi<=shi-1;ge<="1001";</p><p><b> end if;</b></p><p> else ge<=ge-1;</p><p><b> end if;</b></p><p> when d=>dx<=&
85、quot;100";nb<="001";</p><p> if ge="0000" then</p><p> if shi="0000" then</p><p> zhuangtai<=a;ge<="0000";SHI<="0011
86、";</p><p> else shi<=shi-1;ge<="1001";</p><p><b> end if;</b></p><p> else ge<=ge-1; end if;</p><p> when c=>dx<="01
87、0";nb<="100";</p><p> if ge="0000" then</p><p> if shi="0000" then</p><p> zhuangtai<=d;ge<="0101";shi<="0000"
88、;</p><p> else shi<=shi-1;ge<="1001";</p><p><b> end if;</b></p><p> else ge<=ge-1;</p><p> end if; end case;</p><p>
89、end if; end process; end</p><p><b> 波形仿真圖如下:</b></p><p> 圖1-7 JTD波形仿真圖</p><p><b> 3、模塊MUX設(shè)計(jì)</b></p><p> 頂層圖如下,通過SEL的不同狀態(tài)選擇輸出不同的值,當(dāng)SEL=“000”輸
90、出“shi”,當(dāng)SEL=“001”時(shí)輸出“ge”。</p><p> 圖1-8 MUX頂層圖</p><p><b> MUX源程序如下:</b></p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p>
91、 use ieee.std_logic_unsigned.all;</p><p> entity MUX is</p><p> port(ge,shi:in std_logic_vector(3 downto 0);</p><p> sel:in std_logic_vector(2 downto 0);</p><p> y
92、:out std_logic_vector(3 downto 0));</p><p><b> end;</b></p><p> architecture one of MUX is</p><p><b> begin</b></p><p> process(sel)</p
93、><p><b> begin</b></p><p> case sel is</p><p> when"000"=>y<=shi;</p><p> when"001"=>y<=ge;</p><p> when othe
94、rs=> y<=”0000”;;</p><p> end case; end process; end;</p><p><b> 波形仿真圖如下:</b></p><p> 圖1-9 波形仿真圖</p><p><b> 4、模塊LED設(shè)計(jì)</b></p>&
95、lt;p> 頂層圖如下,通過判斷Q有4位數(shù)字組成16種狀態(tài),確定輸出Y點(diǎn)亮什么數(shù)字。通過SEL選擇輸出Y的值。</p><p> 圖1-10 LED頂層圖</p><p><b> LED源程序如下:</b></p><p> library ieee;</p><p> use ieee.std_lo
96、gic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity led is</p><p> port(q:in std_logic_vector(3 downto 0);</p><p> y:out std_logic_vector(7 downto
97、 0));</p><p><b> end;</b></p><p> architecture one of led is</p><p><b> begin</b></p><p> process(q)</p><p><b> begin<
98、;/b></p><p><b> case q is</b></p><p> when"0000"=>y<="00111111";</p><p> when"0001"=>y<="00000110";</p>
99、<p> when"0010"=>y<="01011011";</p><p> when"0011"=>y<="01001111";</p><p> when"0100"=>y<="01100110";</p&
100、gt;<p> when"0101"=>y<="01101101";</p><p> when"0110"=>y<="01111101";</p><p> when"0111"=>y<="00100111";&l
101、t;/p><p> when"1000"=>y<="01111111";</p><p> when"1001"=>y<="01101111";</p><p> when"1010"=>y<="01110111&quo
102、t;;</p><p> when"1011"=>y<="01111100";</p><p> when"1100"=>y<="00111001";</p><p> when"1101"=>y<="0101111
103、0";</p><p> when"1110"=>y<="01111001";</p><p> when others=>y<="01000000";</p><p> end case; end process; end;</p><p>
104、<b> 波形仿真圖如下:</b></p><p> 圖1-11 波形仿真圖</p><p><b> 實(shí)驗(yàn)總結(jié):</b></p><p> 1. 自己針對(duì)頂層文件的修改:</p><p> a.如果將下圖CLK接到CLR上則將出現(xiàn)選擇出錯(cuò)。即:輸入的信號(hào)的頻率和選擇器的頻率一致,因此它
105、將始終停在一個(gè)狀態(tài)。</p><p> b.如果將下圖的SEL對(duì)GE,SHI的選擇交換,則會(huì)出現(xiàn)計(jì)時(shí)反向;如果將個(gè)、十交換位置。則將造成計(jì)時(shí)器的時(shí)間出錯(cuò)。</p><p><b> 2.體會(huì)</b></p><p> 通過本次設(shè)計(jì),讓我更加對(duì)日常生活中的事物產(chǎn)生了興趣,了解到現(xiàn)實(shí)中的一件事都是有規(guī)律的。只要認(rèn)真對(duì)其分析,就能找到相應(yīng)的結(jié)果
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