數字電路模塊的vhdl設計

1、數字電路模塊的VHDL設計,組合模塊的設計時序模塊的設計存儲模塊的設計,組合模塊的VHDL設計,基本邏輯單元電路數據傳輸控制電路數據編碼轉換電路數據運算電路,基本邏輯單元的設計,基本門電路表達簡單邏輯關系，采用簡單的賦值語句就能方便地實現；沒有必要采用更復雜的結構。例如：反相器 y <= not a;4輸入與非門 y <= not (a0 and a1 and a2 and a3);與或非 y

2、<= not((a1 and a2) or( a3 and a4));,基本邏輯單元的設計,為了表達門電路的延遲時間，可以利用after語句表達延遲時間；對基本門電路延遲時間的設計能夠較真實地模擬電路信號傳輸的實際情況，分析時序步驟的正確性，避免競爭冒險；但此類語句對電路綜合沒有效果；,基本邏輯單元的設計,例：3輸入端異或門參見 p.417 表5-46 architecture rtl of kxor3 issignal y

3、1: std_logic;beginy1<= a xor b xor c ;y<= y1 after 3 ns when y1='1' else y1 after 5 ns when y1='0' ;end rtl;,,數據傳輸控制單元的設計,三態(tài)總線控制；多路數據選擇控制；多路數據分配控制；,,數據傳輸控制單元：三態(tài)控制,單元器件的三態(tài)輸出描述：引入中間信號，采

4、用條件賦值語句；例： 4輸入與非門y <= not (a0 and a1 and a2 and a3)；改為：y1 <= not (a0 and a1 and a2 and a3)；y<=y1 when en='1' else 'Z';,,數據傳輸控制單元：三態(tài)控制,單向總線控制,,數據傳輸控制單元：三態(tài)控制,單向總線控制 74x541 p.272 圖5-57arch

5、itecture d of k74541 issignal en:std_logic;begin en'Z');end d;,,數據傳輸控制單元：三態(tài)控制,雙向總線控制,,數據傳輸控制單元：三態(tài)控制,雙向總線控制 74x245 p.273 圖5-58entity k74245 is port(a,b:inout std_logic_vector(7 downto 0); dir,g:i

6、n std_logic); end k74245;architecture dfl of k74245 isbegin b'Z');end dfl;,,數據傳輸控制單元：三態(tài)控制,注意：雙向總線在功能仿真時的輸入設置a和b的輸入不要同時存在；設置a的輸入時，則b為輸出，應將b的輸入設置為高阻；反過來也是同樣；轉換傳輸方向時，應該以雙向阻塞作為間隔，避免出現沖突。,,數據傳輸控制單元： MUX,,數據

7、傳輸控制單元： MUX,MUX是電路中控制數據流動最為常用的手段；根據控制量的數值由多路數據中選擇一路輸出；采用選擇賦值能夠非常直觀地表達MUX的概念；,,數據傳輸控制單元： MUX,4路8位數據選擇器architecture rtl of mux4in8b isbegin with s select y 'U') when others;end rtl;,,數據傳輸控制單元： MUX,architect

8、ure beh of mux4in8p isbegin process(s,a,b,c,d) begin case s is when "00" => y y y y y'U'); end case; end process;end beh;,采用進程和case語句實現,數據編碼轉換單元,該類電路為多路輸入/多路輸出，將輸入的編碼轉

9、換為對應的輸出的編碼；采用選擇賦值語句可以對各類碼制轉換電路進行設計。,數據編碼轉換單元：二進制譯碼器,architecture rtl of v74x138 issignal yli:std_logic_vector(0 to 7);begin with a select yli<= "01111111" when "000", "10111111"

10、when "001", "11011111" when "010", "11101111" when "011", "11110111" when "100", "11111011" when "101", "11111101&q

11、uot; when "110", "11111110" when "111", "11111111" when others; yl<=yLi when (g1 and not g2al and not g2bl)=‘1’ else “11111111”; end rtl;,數據編碼轉換單元：8421-余3碼,architectur

12、e rtl of kbcd_ex3 isbegin with a select y<= "0011" when "0000", "0100" when "0001", "0101" when "0010", "0110" when "0011", &q

13、uot;0111" when "0100", "1000" when "0101", "1001" when "0110", "1010" when "0111", "1011" when "1000", "1100"

14、; when "1001","1111" when others;end rtl;,數據編碼轉換單元：7段譯碼器,輸入4位BCD碼，產生7個輸出，分別驅動相應顯示器件；p.261 圖5-44,考慮7段輸出與數字的對應關系，可以得出如下關系 abcdefg 0：0000--1111110 1：0001--0110000 2：0010--1101101 3：0011--

15、1111001,數據編碼轉換單元：7段譯碼器,architecture d of bcdseg7 isbegin y<="1111110" when data="0000" else "0110000" when data="0001" else "1101101" when data=&qu

16、ot;0010" else "1111001" when data="0011" else "0110011" when data="0100" else "1011011" when data="0101" else "0011111

17、" when data="0110" else "1110000" when data="0111" else "1111111" when data="1000" else "1110011" when data="1001" else

18、 “0000000” ; end d;,數據編碼轉換單元：優(yōu)先編碼器,architecture rtl of kencoder issignal a1:std_logic_vector(2 downto 0);begin a1 <="000" when i(7)= '0' else "001" when i(7 downto 6)="

19、;10" else "010" when i(7 downto 5)="110" else "011" when i(7 downto 4)="1110" else "100" when i(7 downto 3)="11110" else "101&

20、quot; when i(7 downto 2)="111110" else "110" when i(7 downto 1)="1111110" else"111";a<=a1 when el='0' else "111";end rtl;,數據檢測單元：奇偶校驗器,奇偶校驗電路是實現數據錯誤檢

21、驗的一種基本電路，其方式是檢測在輸入數據中‘1’的個數是奇數還是偶數；通常采用異或門的結構實現。,,數據檢測單元：奇偶校驗器,architecture rtl of kparity9 issignal y1,y2,y3,y: std_logic;beginy1<= i(1) xor i(2) xor i(3) ;y2<= i(4) xor i(5) xor i(6) ;y3<= i(7) xor i(8) x