關(guān)于時鐘的討論pld、fpga時通常采用

1、1,關(guān)于時鐘的討論,無論是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設(shè)計，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯誤的行為，并且調(diào)試困難、花銷很大。 在設(shè)計PLD/FPGA時通常采用幾種時鐘類型。,2,時鐘可以分為四種類型,全局時鐘門控時鐘多級邏輯時鐘波動式時鐘,3,1. 全局時鐘,在PLD/FPGA設(shè)計中最好的時鐘方案是：由專用的全局時鐘輸入引腳驅(qū)動

2、的單個主時鐘去鐘控設(shè)計項目中的每一個觸發(fā)器。只要可能就盡量在設(shè)計項目中采用全局時鐘。PLD/FPGA都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。,對于一個設(shè)計項目來說，全局時鐘（或同步時鐘）是最簡單和最可預(yù)測的時鐘。,4,全局時鐘的實例,數(shù)據(jù)只要遵守相對時鐘的建立時間和保持時間的約束條件即可,,,5,2. 門控時鐘,時鐘有時需要由邏輯函數(shù)來產(chǎn)生。 PLD具有乘積項邏輯陣列

3、時鐘，允許任意函數(shù)單獨地鐘控各個觸發(fā)器。 當(dāng)使用陣列時鐘時，必須仔細地分析時鐘函數(shù)，以避免毛刺。 每當(dāng)用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘。,6,門控時鐘可靠工作，必須符合：,驅(qū)動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏輯，在某些工作狀態(tài)下，會出現(xiàn)競爭產(chǎn)生的毛刺。邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。,7,可靠的門

4、控時鐘實例（1）,用一個“與”門產(chǎn)生時鐘,,8,可靠的門控時鐘實例（1）,地址線ADD[0..3]必須在時鐘保持有效的整個期間內(nèi)保持穩(wěn)定(nWR低電平有效)。數(shù)據(jù)引腳D[1..0]只要求在nWR的有效邊沿處滿足標準的建立和保持時間的規(guī)定,9,可靠的門控時鐘實例（2）,用一個“或”門產(chǎn)生時鐘,,10,可靠的門控時鐘實例（2）,地址線ADD[0..3]必須在時鐘保持有效的整個期間內(nèi)保持穩(wěn)定(nWE低電平有效)。如果地址線在規(guī)定的時間內(nèi)未保

5、持穩(wěn)定，則在時鐘上會出現(xiàn)毛刺，造成觸發(fā)器發(fā)生錯誤的狀態(tài)變化。數(shù)據(jù)引腳D[1..0]只要求在nWE的有效邊沿處滿足標準的建立和保持時間的規(guī)定,11,門控時鐘可以轉(zhuǎn)換為全局時鐘,門控時鐘可以轉(zhuǎn)換為全局時鐘以改善設(shè)計項目的可靠性,“與”門門控時鐘可以轉(zhuǎn)化為下圖所示全局時鐘：,12,“與”門門控時鐘轉(zhuǎn)換為全局時鐘,地址線不需要在nWR的整個有效期間保持穩(wěn)定，而只要求它們和數(shù)據(jù)引腳一樣符合同樣的建立和保持時間,13,不可靠的門控時鐘例子,“與”

6、門的多個輸入作為時鐘，違反可靠時鐘所需條件。在產(chǎn)生RCO信號的觸發(fā)器中，所有觸發(fā)器在幾乎相同的時刻發(fā)生翻轉(zhuǎn)，而我們并不能保證在PLD/FPGA內(nèi)部QA,QB,QC到D觸發(fā)器的布線長短一致。,14,不可靠門控時鐘,,計數(shù)器從3到4改變時，RCO信號出現(xiàn)毛刺（假設(shè)QC到D觸發(fā)器的路徑較短，即QC的輸出先翻轉(zhuǎn)）,15,改進的一個例子,RCO控制D觸發(fā)器的使能輸入 ，不可靠的門控時鐘轉(zhuǎn)換為全局時鐘，這個改進不需要增加PLD的邏輯單元。,16,

7、3. 多級邏輯時鐘,當(dāng)產(chǎn)生門控時鐘的組合邏輯超過一級（即超過單個的“與”門或“或”門）時，設(shè)計項目的可靠性變得很困難。即使樣機或仿真結(jié)果沒有顯示出靜態(tài)險象，但實際上仍然可能存在著危險。通常，我們不應(yīng)該用多級組合邏輯去鐘控PLD設(shè)計中的觸發(fā)器。,17,有靜態(tài)險象的多級時鐘,,18,有靜態(tài)險象的多級時鐘,時鐘是由SEL引腳控制的多路選擇器輸出的多路選擇器的輸入是時鐘(CLK)和該時鐘的2分頻(DIV2) 在兩個時鐘均為邏輯1的情況下，

8、當(dāng)SEL線的狀態(tài)改變時，存在靜態(tài)險象。險象的程度取決于工作的條件。 多級邏輯的險象是可以去除的。例如，可以插入“冗余邏輯”到設(shè)計項目中。然而，PLD/FPGA編譯器在邏輯綜合時會去掉這些冗余邏輯，使得驗證險象是否真正被去除變得困難了。為此，必須尋求其它方法來實現(xiàn)該電路的功能。,19,一種單級時鐘的替代方案,SEL引腳和DIV2信號用于使能D觸發(fā)器的使能輸入端，而不是用于該觸發(fā)器的時鐘引腳。該電路不需要附加PLD的邏輯單元，工作卻可靠

9、多了。,不同的系統(tǒng)需要采用不同的方法去除多級時鐘，并沒有固定的模式。,20,4. 行波時鐘,另一種流行的時鐘電路是采用行波時鐘，即一個觸發(fā)器的輸出用作另一個觸發(fā)器的時鐘輸入。如果仔細設(shè)計，行波時鐘可以象全局時鐘一樣地可靠工作。然而，行波時鐘使得與電路有關(guān)的定時計算變得很復(fù)雜。行波時鐘在行波鏈上各觸發(fā)器的時鐘之間產(chǎn)生較大的時間偏移，并且會超出最壞情況下的建立時間、保持時間和電路中時鐘到輸出的延時，使系統(tǒng)的實際速度下降。,21,異步計數(shù)

10、器,用計數(shù)翻轉(zhuǎn)型觸發(fā)器構(gòu)成異步計數(shù)器時常采用行波時鐘，一個觸發(fā)器的輸出鐘控下一個觸發(fā)器的輸入,通常用同步計數(shù)器代替異步計數(shù)器是更好的方案，因為兩者需要同樣多的宏單元，而同步計數(shù)器有較快的時鐘到輸出的時間。,22,同步計數(shù)器,行波時鐘轉(zhuǎn)換為全局時鐘,23,5. 多時鐘系統(tǒng),許多系統(tǒng)要求在同一個PLD中使用多時鐘。最常見的例子是兩個異步微處理器器之間的接口，或微處理器和異步通信通道的接口。 由于兩個時鐘信號之間要求一定的建立和保持時間，

11、所以，上述應(yīng)用引進了附加的定時約束條件。 同時，它們也會要求將某些異步信號同步化。,24,一個多時鐘系統(tǒng)的實例,CLK_A用以鐘控REG_A，CLK_B用于鐘控REG_B，由于REG_A驅(qū)動著進入REG_B的組合邏輯，故CLK_A的上升沿相對于CLK_B的上升沿有建立時間和保持時間的要求。由于REG_B不驅(qū)動饋到REG_A的邏輯，CLK_B的上升沿相對于CLK_A沒有建立時間的要求。此外，由于時鐘的下降沿不影響觸發(fā)器的狀態(tài)，所以CLK

12、_A和CLK_B的下降沿之間沒有時間上的要求。,25,多時鐘系統(tǒng),電路中有兩個獨立的時鐘，它們之間的建立時間和保持時間的要求是不能保證的。 在這種情況下，必須將電路同步化。,26,具有同步寄存器輸出的多時鐘系統(tǒng),新的觸發(fā)器REG_C由GLK_B觸控，保證REG_G的輸出符合REG_B的建立時間。 然而，這個方法使輸出延時了一個時鐘周期。,27,同步化任意非同源時鐘,在許多應(yīng)用中只將異步信號同步化還是不夠的，當(dāng)系統(tǒng)中有兩個或兩個以上非

13、同源時鐘的時候，數(shù)據(jù)的建立和保持時間很難得到保證，我們將面臨復(fù)雜的時間問題。最好的方法是將所有非同源時鐘同步化。 使用PLD內(nèi)部的鎖項環(huán)（PLL）是一個效果很好的方法，但不是所有PLD都帶有PLL，而且?guī)в蠵LL功能的芯片大多價格昂貴。當(dāng)兩個時鐘的頻率比是整數(shù)時，同步的方法比較簡單，當(dāng)兩個時鐘的頻率比不為整數(shù)時，處理方法要復(fù)雜的多，這時我們需要使用帶使能端的D觸發(fā)器，并引入一個高頻時鐘。,28,不同源時鐘,系統(tǒng)有兩個不同源時鐘，一

14、個為3MHz，一個為5MHz，不同的觸發(fā)器使用不同的時鐘。為了系統(tǒng)穩(wěn)定，我們引入一個20MHz時鐘，將3M和5M時鐘同步化,29,同步化非同源時鐘,20M的高頻時鐘將作為系統(tǒng)時鐘，輸入到所有觸發(fā)器的的時鐘端。3M_EN 和5M_EN將控制所有觸發(fā)器的使能端。即原來接3M時鐘的觸發(fā)器，接20M時鐘，同時3M_EN 將控制該觸發(fā)器使能 ，原接5M時鐘的觸發(fā)器，也接20M時鐘，同時5M_EN 將控制該觸發(fā)器使能。,30,同步化非同源時鐘,2

15、0M的高頻時鐘將作為系統(tǒng)時鐘，輸入到所有觸發(fā)器的的時鐘端。3M_EN 和5M_EN將控制所有觸發(fā)器的使能端。即原來接3M時鐘的觸發(fā)器，接20M時鐘，同時3M_EN 將控制該觸發(fā)器使能 ，原接5M時鐘的觸發(fā)器，也接20M時鐘，同時5M_EN 將控制該觸發(fā)器使能。一個DFF和后面非門，與門構(gòu)成時鐘上升沿檢測電路。,31,小結(jié),穩(wěn)定可靠的時鐘是系統(tǒng)穩(wěn)定可靠的重要條件，我們不能夠?qū)⑷魏慰赡芎忻痰妮敵鲎鳛闀r鐘信號，并且盡可能只使用一個全局