基于Zedboard的PD雷達數(shù)字信號處理器的設計與實現(xiàn).pdf

1、雷達信號處理器作為雷達系統(tǒng)中的核心組成部分，直接影響著雷達整機的性能?，F(xiàn)代作戰(zhàn)武器隱身技術的持續(xù)發(fā)展和戰(zhàn)場上日益惡劣的電磁干擾環(huán)境對雷達的要求越來越苛刻，不僅針對其探測能力，更重要的是要求雷達在具有高處理精度、強抗干擾能力和高可靠度的同時具有足夠小的體積和重量，以便于在各種機動平臺上使用。得益于數(shù)字電路在精度以及可靠性方面的先天優(yōu)勢，當前，雷達信號處理器的數(shù)字化已經(jīng)是大勢所趨。但與民用的消費級數(shù)字芯片相比，專用的雷達數(shù)字信號處理芯片需求

2、量極少，以ASIC方式實現(xiàn)的雷達專用數(shù)字信號處理芯片設計周期長、生產(chǎn)成本高、使用靈活性和可擴展性差，而當前常用的FPGA+多片DSP的實現(xiàn)方法也面臨著體積大、功耗高和維護不方便的問題。
　　本文以提高PD雷達數(shù)字信號處理器的使用靈活性和可適用范圍為目標，使用軟硬件協(xié)同設計的設計方法，完成了一種基于Zedboard開發(fā)板的參數(shù)可配置PD雷達數(shù)字信號處理器的設計與實現(xiàn)。該處理器具有以下參數(shù)的實時可配置特性：脈沖壓縮處理點數(shù)32~409

3、6點，一個CPI內(nèi)的PRT個數(shù)8~256個。該處理器可以對PD雷達數(shù)字信號進行數(shù)字下變頻(DDC)、脈沖壓縮(PC)、動目標檢測(MTD)和恒虛警(CFAR)處理，其中，DDC模塊、PC模塊和MTD模塊基于FPGA硬件實現(xiàn)，CFAR處理基于軟件算法實現(xiàn)。
　　本文首先介紹了PD雷達數(shù)字信號處理的處理流程，分析和研究了相關理論與算法；采用結(jié)合多相濾波結(jié)構和多通道濾波結(jié)構的方式完成了DDC模塊的設計與實現(xiàn)，使用一個單時鐘頻率模塊完成了

4、對數(shù)字信號的混頻、8倍抽取和濾波功能；基于按時間抽取的基-2算法和單路徑延時反饋SDF結(jié)構設計了32~4096點可變點流水線型FFT處理模塊，在此基礎上，完成了可配置脈沖壓縮處理（PC）模塊的設計與實現(xiàn)；設計了深度可選的異步FIFO模塊，實現(xiàn)了DDC和PC模塊之間的數(shù)據(jù)加速，提高了設計的整體性能，使本文的設計可以完成對雷達數(shù)字信號的實時連續(xù)處理。
　　此外，本文以Matlab軟件算法模型為參考，完成了設計整體及其關鍵子模塊的仿真與