基于Zedboard的PD雷達(dá)數(shù)字信號(hào)處理器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、雷達(dá)信號(hào)處理器作為雷達(dá)系統(tǒng)中的核心組成部分，直接影響著雷達(dá)整機(jī)的性能?，F(xiàn)代作戰(zhàn)武器隱身技術(shù)的持續(xù)發(fā)展和戰(zhàn)場(chǎng)上日益惡劣的電磁干擾環(huán)境對(duì)雷達(dá)的要求越來(lái)越苛刻，不僅針對(duì)其探測(cè)能力，更重要的是要求雷達(dá)在具有高處理精度、強(qiáng)抗干擾能力和高可靠度的同時(shí)具有足夠小的體積和重量，以便于在各種機(jī)動(dòng)平臺(tái)上使用。得益于數(shù)字電路在精度以及可靠性方面的先天優(yōu)勢(shì)，當(dāng)前，雷達(dá)信號(hào)處理器的數(shù)字化已經(jīng)是大勢(shì)所趨。但與民用的消費(fèi)級(jí)數(shù)字芯片相比，專用的雷達(dá)數(shù)字信號(hào)處理芯片需求

2、量極少，以ASIC方式實(shí)現(xiàn)的雷達(dá)專用數(shù)字信號(hào)處理芯片設(shè)計(jì)周期長(zhǎng)、生產(chǎn)成本高、使用靈活性和可擴(kuò)展性差，而當(dāng)前常用的FPGA+多片DSP的實(shí)現(xiàn)方法也面臨著體積大、功耗高和維護(hù)不方便的問題。
　　本文以提高PD雷達(dá)數(shù)字信號(hào)處理器的使用靈活性和可適用范圍為目標(biāo)，使用軟硬件協(xié)同設(shè)計(jì)的設(shè)計(jì)方法，完成了一種基于Zedboard開發(fā)板的參數(shù)可配置PD雷達(dá)數(shù)字信號(hào)處理器的設(shè)計(jì)與實(shí)現(xiàn)。該處理器具有以下參數(shù)的實(shí)時(shí)可配置特性：脈沖壓縮處理點(diǎn)數(shù)32~409

3、6點(diǎn)，一個(gè)CPI內(nèi)的PRT個(gè)數(shù)8~256個(gè)。該處理器可以對(duì)PD雷達(dá)數(shù)字信號(hào)進(jìn)行數(shù)字下變頻(DDC)、脈沖壓縮(PC)、動(dòng)目標(biāo)檢測(cè)(MTD)和恒虛警(CFAR)處理，其中，DDC模塊、PC模塊和MTD模塊基于FPGA硬件實(shí)現(xiàn)，CFAR處理基于軟件算法實(shí)現(xiàn)。
　　本文首先介紹了PD雷達(dá)數(shù)字信號(hào)處理的處理流程，分析和研究了相關(guān)理論與算法；采用結(jié)合多相濾波結(jié)構(gòu)和多通道濾波結(jié)構(gòu)的方式完成了DDC模塊的設(shè)計(jì)與實(shí)現(xiàn)，使用一個(gè)單時(shí)鐘頻率模塊完成了

4、對(duì)數(shù)字信號(hào)的混頻、8倍抽取和濾波功能；基于按時(shí)間抽取的基-2算法和單路徑延時(shí)反饋SDF結(jié)構(gòu)設(shè)計(jì)了32~4096點(diǎn)可變點(diǎn)流水線型FFT處理模塊，在此基礎(chǔ)上，完成了可配置脈沖壓縮處理（PC）模塊的設(shè)計(jì)與實(shí)現(xiàn)；設(shè)計(jì)了深度可選的異步FIFO模塊，實(shí)現(xiàn)了DDC和PC模塊之間的數(shù)據(jù)加速，提高了設(shè)計(jì)的整體性能，使本文的設(shè)計(jì)可以完成對(duì)雷達(dá)數(shù)字信號(hào)的實(shí)時(shí)連續(xù)處理。
　　此外，本文以Matlab軟件算法模型為參考，完成了設(shè)計(jì)整體及其關(guān)鍵子模塊的仿真與