基于可重構(gòu)的密碼算法的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著信息科技的快速發(fā)展，信息安全越來(lái)越受到人們的關(guān)注，密碼技術(shù)是保障信息安全的核心技術(shù)?？芍貥?gòu)計(jì)算技術(shù)應(yīng)用于密碼處理系統(tǒng)，使同一硬件實(shí)現(xiàn)多種密碼算法，既滿足了密碼算法處理對(duì)性能的要求，同時(shí)又具有較高的靈活性，提高了密碼系統(tǒng)的安全性，在商業(yè)以及軍事等領(lǐng)域具有廣闊的應(yīng)用空間。
　　本文深入分析了分組密碼算法AES、DES和哈希算法SHA-3的處理結(jié)構(gòu)特點(diǎn)及基本操作特征，結(jié)合可重構(gòu)計(jì)算結(jié)構(gòu)的設(shè)計(jì)特點(diǎn)與方法，設(shè)計(jì)了一種實(shí)現(xiàn)AES、DES和

2、SHA-3算法的可重構(gòu)密碼處理結(jié)構(gòu)RCPA。該結(jié)構(gòu)主要包括可重構(gòu)處理單元PE、控制配置單元CCU、存儲(chǔ)單元MU、輸入輸出緩沖單元IOBU以及互聯(lián)單元ICU。本文研究了三種密碼算法的基本運(yùn)算單元，對(duì)具有相似的運(yùn)算單元進(jìn)行了研究分析，設(shè)計(jì)了可重構(gòu)基本處理單元?？芍貥?gòu)基本處理單元根據(jù)控制配置信息進(jìn)行重構(gòu)，靈活完成不同密碼算法所需的運(yùn)算功能。論文基于Verilog HDL硬件描述語(yǔ)言對(duì)該可重構(gòu)密碼處理結(jié)構(gòu)進(jìn)行了原型設(shè)計(jì)，詳述了AES、DES和S

3、HA-3密碼算法在可重構(gòu)密碼處理結(jié)構(gòu)上的優(yōu)化與映射過(guò)程。該設(shè)計(jì)原型在CycloneⅣ系列FPGA器件上進(jìn)行了板級(jí)驗(yàn)證，并在65nm CMOS工藝標(biāo)準(zhǔn)單元庫(kù)下進(jìn)行了邏輯綜合。根據(jù)ASIC綜合性能和在RCPA上的映射結(jié)果，給出了500MHz時(shí)鐘頻率下三種密碼算法的執(zhí)行性能。
　　實(shí)驗(yàn)結(jié)果表明，本文設(shè)計(jì)的針對(duì)AES、DES和SHA-3密碼算法的可重構(gòu)密碼處理結(jié)構(gòu)具有較高的處理性能。其密碼處理速度與一些專用可重構(gòu)密碼結(jié)構(gòu)相比性能提高了3.