12bit 60Msps流水線ADC芯片設(shè)計(jì)與驗(yàn)證.pdf

1、目前，雖然現(xiàn)在已經(jīng)進(jìn)入后摩爾時(shí)代，但隨著集成電路工藝技術(shù)的進(jìn)步，電路的集成度越來(lái)越高，這樣極大地推進(jìn)了集成電路設(shè)計(jì)技術(shù)的發(fā)展。作為溝通模擬世界與數(shù)字處理器的橋梁，實(shí)現(xiàn)將模擬信號(hào)轉(zhuǎn)換成為數(shù)字信號(hào)，模數(shù)轉(zhuǎn)換器ADC（Analog-to-Digtal Converter）已經(jīng)成為了一個(gè)系統(tǒng)必不可少的部分，而且它的性能通常是整個(gè)系統(tǒng)的瓶頸。本文的目的是設(shè)計(jì)出應(yīng)用于全高清（1920×1080）逐行掃描視頻圖像傳感器中流水線ADC電路。
　　

2、本文首先分析了ADC的基本原理，對(duì)常用的幾種ADC類(lèi)型進(jìn)行基本的介紹和對(duì)比。然后具體對(duì)流水線 ADC進(jìn)行設(shè)計(jì)，根據(jù)系統(tǒng)性能要求進(jìn)行指標(biāo)計(jì)算，其中包括每級(jí)電容大小的確定和運(yùn)放增益和帶寬的計(jì)算，并且用Simulink模型搭建進(jìn)行驗(yàn)證。為了實(shí)現(xiàn)信號(hào)的準(zhǔn)確量化，使用采樣保持電路，將連續(xù)變化的模擬信號(hào)通過(guò)一定周期時(shí)間間隔的采樣；設(shè)計(jì)增益自舉運(yùn)放提高信號(hào)建立的線性度；采用每級(jí)1.5位精度的流水線結(jié)構(gòu)實(shí)現(xiàn)冗余編碼，來(lái)降低比較器失調(diào)電壓對(duì)精度的影響，并

3、同時(shí)提出一種新型的消除靜態(tài)功耗的預(yù)放大比較器結(jié)構(gòu)。通過(guò)與傳統(tǒng)的鎖存比較器和多級(jí)比較器對(duì)比體現(xiàn)這種比較器的性能優(yōu)勢(shì)。然后對(duì)流水線ADC版圖設(shè)計(jì)方案和要點(diǎn)進(jìn)行闡述，該流水線ADC芯片采用華力55nm CMOS工藝進(jìn)行版圖設(shè)計(jì)，對(duì)后仿真結(jié)果進(jìn)行快速傅里葉變換分析得到動(dòng)態(tài)參數(shù)SFDR為88.57dB，SNR為72.51 dB，SNDR為72.3dB，ENOB為11.72bits。
　　最后對(duì)流片回來(lái)的流水線ADC芯片設(shè)計(jì)測(cè)試方案并進(jìn)行測(cè)試