數(shù)字下變頻及數(shù)字波束形成的設計與實現(xiàn).pdf

1、雷達信號處理器是雷達系統(tǒng)的關鍵組成，現(xiàn)代戰(zhàn)場上其面對的環(huán)境越來越復雜，面對的挑戰(zhàn)越來越嚴峻，對雷達信號處理器的要求不僅是實時性，更要求其具有抗干擾、抗輻射等特性，數(shù)字化的陣列雷達信號處理因其具有諸多優(yōu)秀的特性而成為一種發(fā)展的趨勢。
　　數(shù)字下變頻(DDC)將模數(shù)轉(zhuǎn)換器(ADC)采樣后的數(shù)據(jù)混頻到零頻，濾除無用信息，并進行抽取操作，便于后級進行數(shù)字信號處理(DSP)。數(shù)字波束形成(DBF)能夠?qū)﹃嚵刑炀€接收的信息充分利用，通過加權(quán)運

2、算，產(chǎn)生特定指向的波束，可以進行抑制干擾、波束掃描等操作。DDC和DBF是數(shù)字化陣列雷達信號處理器的關鍵單元，本文分別對其設計與實現(xiàn)進行了研究，主要工作有：
　　1.根據(jù)雷達信號處理器的靈活性要求，運用有限狀態(tài)機技術設計了可配置DDC。該設計可以實現(xiàn)濾波階數(shù)、濾波系數(shù)和抽取倍數(shù)的可配置，并運用多通道FIR結(jié)構(gòu)進行時分復用。對該DDC電路進行MATLAB和Modelsim聯(lián)合仿真，并使用FPGA平臺進行原型驗證。基于SMIC0.13

3、μm的標準工藝庫完成了邏輯綜合、靜態(tài)時序分析和形式驗證，頻率可達166MHz，面積為609035μm2。
　　2.根據(jù)雷達信號處理器的低成本要求，設計了低成本DDC。將混頻、濾波和抽取三個模塊合并，提出了多相混頻抽取濾波器，并運用多通道FIR結(jié)構(gòu)進行時分復用，減小了面積，降低了成本。對該DDC電路進行MATLAB和Modelsim聯(lián)合仿真，并使用FPGA平臺進行原型驗證?；赟MIC0.13μm的標準工藝庫完成了邏輯綜合、靜態(tài)時序

4、分析和形式驗證，頻率可達166MHz，面積為177533μm2。
　　3.根據(jù)雷達信號處理器的高速率要求，設計了高速率DDC。運用多相濾波結(jié)構(gòu)對輸入數(shù)據(jù)劃分通道，實現(xiàn)了對高速率輸入數(shù)據(jù)的下變頻處理。對該DDC電路進行MATLAB和Modelsim聯(lián)合仿真，并使用FPGA平臺進行原型驗證。基于SMIC0.13μm的標準工藝庫完成了邏輯綜合、靜態(tài)時序分析和形式驗證，頻率可達1GHz，面積為376454μm2。
　　4.根據(jù)DBF