嵌入式SRAM編譯器時序功耗模型的建立與驗證.pdf

1、嵌入式存儲器作為SoC系統(tǒng)中的重要組成部分，其在SoC中的作用日益增加。首先，SoC芯片數(shù)據(jù)通道的關(guān)鍵路徑上存在一些SRAM，使芯片的速度受到SRAM的訪問速度的直接制約;其次，SRAM的功耗占據(jù)SoC芯片整體功耗的比重逐漸增加，它由SRAM存儲容量和讀寫速度的增加造成的;再次，芯片的面積和成本受到SRAM集成度的影響，而這可以通過使用高水平的設計技術(shù)和先進的物理實現(xiàn)技術(shù)降低影響;總體來講就是SoC各性能的發(fā)展瓶頸是SoC中SRAM造成

2、的，如速度（頻率）、功耗和面積。所以制作位于關(guān)鍵路徑上的SRAM對實現(xiàn)SoC芯片整體性能的提高，功耗以及成本的降低非常有利，這些SRAM具有高速、低功耗、高密度等特性。當今半導體行業(yè)通常利用全定制和SRAM編譯器兩種設計方法產(chǎn)生需要的存儲器。
　　本文采用SRAM編譯器快速生成用戶群體各自所需的SRAM IP核，采用了確保SRAM穩(wěn)定性和高性能等的全定制設計方法。用戶能夠從產(chǎn)生的Datasheet文件中用戶可以直接讀取SRAM的性

3、能參數(shù)，包括時序和功耗等，其中Datasheet文件中的數(shù)據(jù)來源于Lib庫中參數(shù)模型解析的結(jié)果，對SRAM的性能參數(shù)我們通過建立模型的方法表明。常用建模方案有解析模型法和統(tǒng)計模型法。目前的編譯器普遍還存在的問題是設計周期長，對具體SRAM電路結(jié)構(gòu)的依賴程度比較高，開發(fā)過程中的重復性投入，設計效率低下。
　　本文基于SRAM的研究分析的基礎(chǔ)上，對編譯器設計中涉及到的參數(shù)模型重新整理分析，針對不同容量的SRAM分別提出了新的時序、功耗

4、模型方案。首先，針對大容量SRAM字線負載過大的問題使用了分等級字線譯碼結(jié)構(gòu)技術(shù)，使工作的字線上負載大幅度的降低;其次，對于那些容量大于32KB的SRAM利用分模塊譯碼技術(shù)，使每次只有一個模塊處于工作狀態(tài)，更有利于提高SRAM的性能和降低功耗;再次，建立了不同容量SRAM的時序功耗模型;最后，制作了SRAM編譯器的Lib、Datasheet等模板文件，并對其進行驗證。采用上述方案可以從提高SRAM編譯器的通用性及靈活性，從下面幾個方面能