高速低功耗嵌入式SRAM研究與設(shè)計(jì).pdf

1、隨著半導(dǎo)體工藝的不斷等比例縮小，嵌入式存儲器在SoC中所占的比重(面積)將逐漸增大。到2010年，約90﹪的硅片面積都將被不同功能的存儲器所占據(jù)。SRAM由于其高集成度，高速，低功耗以及其制程與邏輯工藝良好兼容的特點(diǎn)，使其成為SoC中不可缺少的一個組件．近年來，便攜式設(shè)備的流行和高性能處理器的需要，對SRAM的性能提出了更高的要求。高速和低功耗正成為SRAM設(shè)計(jì)的主流方向。 本文首先對當(dāng)前國內(nèi)外有關(guān)SRAM高速和低功耗設(shè)計(jì)技術(shù)以

2、及相關(guān)產(chǎn)品進(jìn)行綜述。在對SRAM基本工作原理，存儲單元靜態(tài)噪聲容限(SNM)，存儲陣列的布局以及SRAM外圍電路的設(shè)計(jì)進(jìn)行詳細(xì)闡述和分析的基礎(chǔ)上，提出優(yōu)化方案。提出了一種快速，省面積的預(yù)譯碼器和采用帶預(yù)放大機(jī)制的電壓鎖存型敏感放大器，提高系統(tǒng)工作性能和穩(wěn)定性。從高速設(shè)計(jì)的角度，闡述了先進(jìn)存儲器設(shè)計(jì)所采用的Tracking機(jī)制及其應(yīng)用，提出一種較為優(yōu)良的Tracking機(jī)制，實(shí)現(xiàn)高速低功耗設(shè)計(jì)。從設(shè)計(jì)的角度，對版圖整體布局(floor-p

3、lan)，信號線布局(signal-plan)．電源線布局(power-plan)等做了具體的分析與設(shè)計(jì)，確保版圖質(zhì)量。從功耗設(shè)計(jì)的來源進(jìn)行分析，提出了兩種降低功耗的方法，并對芯片功耗進(jìn)行整體評估。另外針對大容量SRAM的仿真，分別從前仿真和后仿真兩個方面，各提出了兩種新的方法，有效保證了仿真精度和仿真速度。 應(yīng)用上述技術(shù)，采用HJTC(和艦科技)0.13 um 8層金屬單層多晶雙阱CMOS工藝，設(shè)計(jì)了一顆容量為16384字X3