基于低成本工藝ADC設(shè)計(jì).pdf

1、隨著集成電路線寬遞減工藝不斷發(fā)展產(chǎn)生了兩個(gè)趨勢(shì),新節(jié)點(diǎn)工藝成本越來越高以及芯片設(shè)計(jì)與工藝必須緊密結(jié)合,低成本工藝線需要投入更多力量研究使其發(fā)揮更多價(jià)值。本文在此背景下,基于荷蘭代爾夫特理工大學(xué)DIMES實(shí)驗(yàn)室工藝線進(jìn)行 ADC系統(tǒng)設(shè)計(jì),由于這是首次在該工藝線上進(jìn)行大規(guī)模集成電路設(shè)計(jì),在設(shè)計(jì)過程中主要進(jìn)行了以下幾點(diǎn)工作:
　　在深入了解工藝流程每個(gè)步驟的基礎(chǔ)上,對(duì)其進(jìn)行工藝仿真,得到了N+等雜質(zhì)的摻雜濃度分布、結(jié)深以及表面摻雜濃度等

2、工藝參數(shù),為后續(xù)器件建模提供基礎(chǔ)數(shù)據(jù)。對(duì)SN電阻條等器件進(jìn)行了工藝仿真器件仿真,并與實(shí)測(cè)結(jié)果對(duì)比,確認(rèn)了工藝仿真的準(zhǔn)確性與參考意義,同時(shí)研究仿真了NMOS在不同襯偏下的轉(zhuǎn)移特性曲線,為探索工藝參數(shù)變化對(duì)器件性能影響奠定基礎(chǔ)。
　　本文基于不同襯偏、不同尺寸、不同工作區(qū)域的測(cè)試數(shù)據(jù),為DIMES工藝創(chuàng)建了NMOS與PMOS管的BSIM3v3模型,也建立了包含寬度偏差系數(shù)、溫度系數(shù)和電壓系數(shù)完整的SN電阻Hspice仿真模型,使電路仿

3、真引擎可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真。
　　本文創(chuàng)建了使DIMES工藝可以在Cadence ICFB環(huán)境下進(jìn)行大規(guī)模電路設(shè)計(jì)的工藝庫文件,其中包含工藝技術(shù)文件以及圖層顯示文件。對(duì)工藝流程進(jìn)行分析提出了該工藝下應(yīng)使用N+或P+環(huán)對(duì)MOS器件進(jìn)行隔離以及其他應(yīng)遵循的設(shè)計(jì)規(guī)則,研究了相關(guān)EDA軟件的語法命令,編寫成設(shè)計(jì)規(guī)則檢查文件對(duì)阱間距、金屬柵與源漏重合尺寸等進(jìn)行檢查,編寫版圖對(duì)電路圖一致性檢查文件對(duì)版圖器件數(shù)目、連接關(guān)系進(jìn)行檢查,提高該工