快跳頻率合成器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在當(dāng)下的通信系統(tǒng)中，常使用跳頻通信技術(shù)來增加通信系統(tǒng)的抗干擾和抗截獲能力。跳頻通信系統(tǒng)已經(jīng)被廣泛的用于軍事、醫(yī)療、電子對抗、儀器儀表等領(lǐng)域內(nèi)。而頻率合成器作為跳頻通信系統(tǒng)中的核心部分，決定了跳頻系統(tǒng)的頻率跳變速度和跳變穩(wěn)定性。因此，頻率合成器的設(shè)計(jì)是非常值得深入研究的，尤其是跳頻速度這一關(guān)鍵指標(biāo)的提升會(huì)對系統(tǒng)的抗捕獲性能產(chǎn)生舉足輕重的影響。
　　基于實(shí)驗(yàn)室項(xiàng)目指令******系統(tǒng)的研究背景，本文研制了一款新型L波段快跳頻率合成器，

2、它具有頻率切換速度極快、輸出雜散和相噪較低、體積較小的優(yōu)點(diǎn)。結(jié)合頻率范圍（1125~1230MHz）、跳頻速度（>77KHop/s）、頻率切換速度（<200ns）、雜散抑制優(yōu)于50dBc、本振相噪（<-90dBc/Hz@10KHz）等指標(biāo)要求，本文分析對比了幾種頻率合成方案，包括雙鎖相環(huán)（Phase Lock Loop，PLL）乒乓切換、鎖相環(huán) VCO電壓預(yù)置、直接數(shù)字頻率合成（Direct Digital Synthesizer, D

3、DS）倍頻、DDS+PLL混頻等，綜合其優(yōu)缺點(diǎn)，本設(shè)計(jì)采用了DDS直接倍頻的方案來制作此頻率合成器。
　　針對本文選擇的DDS倍頻方案，詳細(xì)分析了其相位噪聲、雜散抑制等性能。對比了幾款常用的DDS芯片如 AD9910、AD9912、AD9915等，分析了他們各自的無雜散動(dòng)態(tài)范圍（Spurious Free Dynamic Range，SFDR），并結(jié)合目標(biāo)頻帶范圍進(jìn)行頻率規(guī)劃。本方案選擇了AD9912作為DDS芯片，經(jīng)過2次2倍頻

4、到達(dá)目標(biāo)頻率。針對AD9912串行配置的特點(diǎn)，詳細(xì)分析了系統(tǒng)跳頻時(shí)間，采用預(yù)先配置寄存器，由 IO_UPDATE送入頻點(diǎn)切換信號(hào)達(dá)到捷變頻的目的。并根據(jù)仿真結(jié)果驗(yàn)證了此設(shè)計(jì)能較好的滿足系統(tǒng)指標(biāo)要求。采用Mini-Circuits公司的兩款2倍頻器（AMK-2-13+, KC2-11），設(shè)計(jì)了兩階2倍頻鏈路。DDS系統(tǒng)的雜散抑制低是其缺點(diǎn)，因此需要引入濾波器來克服此缺點(diǎn)，而對此濾波器的設(shè)計(jì)并不是件容易的事。文中利用ADS射頻仿真設(shè)計(jì)軟件對

5、系統(tǒng)中關(guān)鍵的3個(gè)帶通濾波器進(jìn)行仿真，再加入村田模型進(jìn)行實(shí)際設(shè)計(jì)。文中選擇AD9516-3作為本系統(tǒng)的時(shí)鐘分配器，由FPGA控制整個(gè)系統(tǒng)的運(yùn)行。設(shè)計(jì)了基于RS序列的跳頻圖案。
　　最后利用Cadence Allegro設(shè)計(jì)了四層混合信號(hào)硬件平臺(tái)，針對電磁兼容、電源完整性和實(shí)物測試等因素考慮，做了相應(yīng)的布局與走線設(shè)計(jì)、接地設(shè)計(jì)、去耦設(shè)計(jì)和電源完整性仿真分析，完成了此快跳頻率合成系統(tǒng)的硬件電路實(shí)現(xiàn)。
　　本文完整地實(shí)現(xiàn)了一種快跳頻