寬帶低噪聲小數(shù)分頻頻率綜合器的研究與設(shè)計.pdf

1、鎖相環(huán)（Phase-Locked-Loop，PLL）作為高性能頻率綜合器的代表，在通信系統(tǒng)、高頻數(shù)字系統(tǒng)等對頻率純度要求嚴(yán)苛的領(lǐng)域有著廣泛的應(yīng)用。對于模擬PLL而言，低噪聲與寬帶往往相輔相成；但對小數(shù)鎖相環(huán)而言，傳統(tǒng)ΣΔ調(diào)制器卻制約著環(huán)路帶寬的進一步擴展。本文即以此為出發(fā)點，探討低噪聲PLL的設(shè)計。
　　本文首先從低噪聲PLL出發(fā)，基于TSMC65nm1p5m工藝，設(shè)計了一款應(yīng)用于X波段衛(wèi)星電視接收機的寬帶低噪聲的整數(shù) PLL，以

2、VCO的相位噪聲為入手點對環(huán)路噪聲進行了優(yōu)化。該PLL使用25MHz參考頻率，實現(xiàn)200KHz環(huán)路帶寬，帶來頻偏1MHz處-110dBc/Hz和頻偏10MHz處-132dBc/Hz的相位噪聲性能，并實現(xiàn)了10μs左右的模擬環(huán)路鎖定時間，同時將環(huán)路濾波器集成于同一塊芯片中。
　　而為了解決寬帶小數(shù)PLL與ΣΔ調(diào)制器的量化噪聲之間的矛盾，本文提出了一種基于相位內(nèi)插器的小數(shù)分頻器，通過改變整數(shù)分頻器的輸入信號相位直接實現(xiàn)小數(shù)分頻，從而避

3、免使用ΣΔ調(diào)制器。以此為基礎(chǔ)，同時為了充分開發(fā)先進工藝帶來的好處，本文研究了一種基于bang-bang鑒相器（bang-bang phase detector，BBPD）的全數(shù)字小數(shù)PLL（bang-bang PLL，BBPLL），以其簡單的設(shè)計方法與理想的噪聲性能，可以作為模擬PLL一種很好的補充和替代。為此，本文使用SMIC40nm工藝對其進行功能性研究，搭建系統(tǒng)環(huán)路：使用兩級環(huán)形振蕩器作為DCO；為相位內(nèi)插器提供四相位輸入以完成全