高速大容量存儲器的控制器設(shè)計與驗證.pdf

1、現(xiàn)如今，處理器技術(shù)的發(fā)展日新月異，其對高速大容量存儲器性能的要求也越發(fā)的嚴苛。而在各類常用的隨機存儲器件中，尤以DDR3存儲器的使用最為廣泛。DDR3存儲器具有速率高、容量大、售價低廉等多種優(yōu)勢。由于存儲器無法對處理器的訪存命令做出直接的應(yīng)答，且操作起來邏輯十分復雜，對讀寫時序的要求也尤其嚴格，因而設(shè)計出一款效能良好的存儲器控制器將是該領(lǐng)域今后很長一段時間努力的重點。另外，近些年 FPGA整體性能的提升也越發(fā)的迅猛。新一代的FPGA已經(jīng)

2、能夠提供更多的邏輯資源、更快的運算速度和更豐富的存儲器接口解決方案。因此，選用FPGA來輔助進行存儲器控制器的設(shè)計受到越來越多開發(fā)人員的青睞。
　　本文以DDR3高速大容量存儲器為研究對象，結(jié)合存儲器的國內(nèi)外發(fā)展現(xiàn)狀，對DDR3存儲芯片的特性及使用原理進行了深入細致地分析。最終，設(shè)計出一款以Altera公司Stratix IV系列FPGA為開發(fā)平臺的DDR3控制器，完成了與新型UniPHY物理接口的集成。之后搭建了相應(yīng)的測試平臺，

3、通過相關(guān)軟件完成了控制器的仿真測試及FPGA驗證工作。測試的結(jié)果與預(yù)期相符，驗證了控制器設(shè)計的正確性。具體完成的工作如下：
　?。?）從DDR3存儲器的內(nèi)部結(jié)構(gòu)及工作機理出發(fā)，對存儲器的讀寫控制時序進行了詳細的分析；
　　（2）系統(tǒng)地規(guī)劃了DDR3控制器的整體架構(gòu)，對控制器內(nèi)部每個子系統(tǒng)的功能、設(shè)計思路及實現(xiàn)方式進行了細致的描述；
　　（3）對新型UniPHY物理IP核的內(nèi)部結(jié)構(gòu)進行了深入的研究，完成了UniPHY物理