高速DDR存儲器子系統(tǒng)的設計.pdf

1、隨著CPU前端總線FSB(Front-Side Bus)速度的提高和高速局部總線的出現(xiàn),內(nèi)存帶寬越來越成為計算機系統(tǒng)性能的瓶頸。傳統(tǒng)的SDR存儲器的帶寬就顯得很不匹配。為了改善這種情況，加快內(nèi)存的運行頻率和提高內(nèi)存與CPU間的傳輸速率是一個很好的解決方案，在這個背景下很多新的內(nèi)存產(chǎn)品得以出現(xiàn)，如DDR、DDRⅡ、RAMBUS等。DDR SDRAM是SDR SDRAM的加強版，它允許在時鐘脈沖的上升沿和下降沿傳輸數(shù)據(jù)，因而其速度是標準SD

2、R SDRAM的兩倍。 高速DDR內(nèi)存的出現(xiàn)，由于傳送速率的提高，帶來了三個重要的問題需要解決：①.存儲器高速DDR源同步接口的電路設計變得愈加復雜；②.存儲器接口信號傳輸?shù)男盘柾暾裕⊿I）問題變得更為重要；③.高速接口時序上更為緊張，在芯片設計、PCB設計上必須盡可能地保證時序余量。只有這三個問題都解決，才能獲得存儲器系統(tǒng)傳輸?shù)母邘?。因此，有必要對上面三個問題進行專門的研究和評估。 在傳統(tǒng)的硬件平臺的設計中，由于

3、電路接口的設計、PCB的設計、系統(tǒng)時序的預算是分開進行的，而不是作為整體考慮的，在最初的原型設計時很難對系統(tǒng)的性能做出精確的估計和有效的控制。系統(tǒng)性能的好壞只能等到系統(tǒng)完成后，通過測量和測試才能知道，從而發(fā)現(xiàn)問題是出在接口電路、PCB設計還是其它方面。隨著存儲器系統(tǒng)的性能已經(jīng)達到當前工藝技術的極限，有必要將存儲器接口的電路設計、時序規(guī)劃、PCB SI設計三者統(tǒng)一考慮。 本課題在成功設計一個實際的高速存儲器子系統(tǒng)硬件平臺基礎上，

4、首次提出了高速平臺設計的一套完整的方法，并且對這套方法以及這套方法在實際硬件平臺設計過程中的應用做了較為詳細的說明。這套高速平臺設計的方法包括：高速接口的電路設計、接口時序的仿真和分析、接口信號的信號完整性設計。 1) 在高速接口的電路設計過程中，由于高速接口電路設計是各國外設計廠家不公開的技術，實現(xiàn)方法及技術細節(jié)上缺乏已有的設計電路作為參考。在設計實際的硬件接口經(jīng)驗的基礎上，我們給出了具體的電路設計的實現(xiàn)方法，并且分析了不同電

5、路設計方法的優(yōu)缺點，為高速接口的電路設計提供了完整可行的設計參考。 2) 為了解決高速的源同步接口的時序問題，既要能對芯片接口內(nèi)進行時序分析，又要能對芯片接口間的傳輸能進行時序分析，在傳統(tǒng)的方法無法解決的情況下，本文提出了芯片接口內(nèi)采取靜態(tài)時序分析(STA)方法 + 芯片接口間傳輸采取仿真的方法。這種方法可精確地估計整個傳輸各個組成部分對時序分析的影響，有效地解決了高速接口及高速接口傳輸?shù)臅r序分析問題。 3) 在接口

6、信號的信號完整性設計過程中，我們在電路板版圖設計前后都進行了軟件仿真，并且對軟件仿真的結(jié)果與實際的測試結(jié)果進行了驗證比較。因此，在該硬件平臺開發(fā)中軟件仿真與實際的硬件驗證是有機地結(jié)合在一起的。 通過在實際工程中的應用，我們可以看到，基于這套系統(tǒng)的高速平臺的設計方法，成功地完成了高速高帶寬的存儲器平臺的設計。因此這套方法能夠有效地保證高速平臺設計的正確性，提高系統(tǒng)性能，縮短設計周期。同時這套方法為其它類似的高速硬件平臺的設計提供