數(shù)字通信信號解調(diào)技術(shù)的研究與FPGA實現(xiàn).pdf

1、現(xiàn)代通信系統(tǒng)的工作頻段越來越高，從而對信號處理的數(shù)據(jù)量和速度要求不斷提高。調(diào)制解調(diào)是通信中的關(guān)鍵技術(shù)，涉及了大量復(fù)雜的數(shù)學(xué)運算，顯然也不例外地要求高速的數(shù)據(jù)處理能力。傳統(tǒng)的DSP芯片由于其固有的串行處理特性，越來越難以滿足現(xiàn)代調(diào)制解調(diào)技術(shù)的硬件需求。FPGA器件可重復(fù)編程，并行處理能力強，集成度高，且具有完整的開發(fā)平臺，這些特性使其在高速信號處理應(yīng)用中具有很大的吸引力，而逐漸提升的性價比更是促成了FPGA在各個領(lǐng)域的大批量應(yīng)用。通信中常

2、用的寬帶中頻采樣軟件無線電正是將FPGA作為其最佳解決方案的核心中頻硬件。因此，研究數(shù)字通信信號解調(diào)技術(shù)的FPGA實現(xiàn)有著廣闊的應(yīng)用前景。
　　 本文從通信信號的基本調(diào)制方式出發(fā)，以軟件無線電的思想和架構(gòu)為基礎(chǔ)，成功設(shè)計了基于FPGA的2ASK、2FSK、BPSK、QDPSK信號非相干解調(diào)器和QPSK信號相干解調(diào)器。非相干解調(diào)方案中，分別研究了基于數(shù)學(xué)算法和時域測量兩大類方法，著重討論了前者的FPGA實現(xiàn)要點和抗噪性能;相干解調(diào)

3、方案中，詳細闡述了基于鎖相環(huán)理論的閉環(huán)載波同步和閉環(huán)符號同步，采用CPAFC鎖頻算法與Costas鎖相環(huán)結(jié)合的載波同步方法提高了載波頻偏的捕獲范圍，采用Gardner算法和數(shù)字內(nèi)插的符號同步方法不僅便于FPGA實現(xiàn)，而且具有優(yōu)良的同步性能。
　　 通過Matlab對傳統(tǒng)解調(diào)算法的性能仿真和比較，對FPGA實現(xiàn)方案進行一定的改進和優(yōu)化，使得解調(diào)器能在降低硬件實現(xiàn)復(fù)雜度的前提下保持足夠的抗噪性能。本文用VerilogHDL在Quar

4、tusⅡ9.1平臺上實現(xiàn)各個解調(diào)器的電路描述，并聯(lián)合Modelsim仿真軟件完成FPGA設(shè)計的功能驗證。仿真結(jié)果表明，本文所設(shè)計的解調(diào)器均能高速、實時地執(zhí)行解調(diào)功能，在Altera公司低成本的CylconeⅢ系列FPGA上能達到≥170MHz的最大工作頻率。此外，各個解調(diào)器都具備良好的抗噪能力，當(dāng)輸入信噪比(S/N)為10dB～+∞時均能保持較低的誤碼率，能夠直接用于實際工程。
　　 對于解調(diào)器的硬件測試部分，本文利用實驗室現(xiàn)有