40Gb-s1-4分接器設計.pdf

1、隨著國際互聯(lián)網絡的快速發(fā)展和信息技術的廣泛應用，串行通信接口SerDes技術日益成為高速接口技術的主流。分接器作為SerDes接收系統(tǒng)中的主要模塊，完成時鐘控制下高速串行信號轉化為低速并行信號的功能。數(shù)據(jù)信號的抖動和邏輯正確性直接影響到接收系統(tǒng)的可靠性。分接器樹形結構以其低功耗、低抖動、易于設計的特性，成為分接器設計的首選。
　　本論文采用TSMC65nm LP CMOS工藝，在20GHz時鐘的控制下，將40Gbps高速串行信號轉

2、換為4路10Gbps低速并行信號。
　　本論文中的40Gbps1∶4分接器在分接器的結構和鎖存器的設計上均有所改進，進一步降低系統(tǒng)的功耗。傳統(tǒng)的1∶4分接器一般采用以1∶2分接器為基本單元的兩級樹型分接器結構，而本文中的40Gbps1∶4分接器采用多相位時鐘結構，減少一個1∶2分接器，增加兩個鎖存器用來重定時，從而大大降低了系統(tǒng)的功耗。鎖存器是分接器的基本構成單元，針對高速鎖存器，使用無尾電流源電流模(CML)鎖存器，針對低速鎖存

3、器，使用動態(tài)負載的無尾電流源電流模(CML)鎖存器，完成CML電平到CMOS電平的轉換，最后用CMOS動態(tài)鎖存器對數(shù)據(jù)重定時使四路數(shù)據(jù)同步輸出。三級鎖存器分別采用不同的鎖存器方案，大大降低系統(tǒng)功耗，這也是本設計的主要創(chuàng)新點。
　　后仿真結果表明，本論文中的40Gbps1∶4分接器在所有工藝角下均能夠正常工作。當輸入40Gbps的數(shù)據(jù)、20GHz的時鐘時，tt工藝角下，分接器總功耗為13mA×1.2V（包括緩沖），輸出4路10Gbp