TSV與MOSFET噪聲耦合效應表征與抑制方法研究.pdf

1、隨著集成電路的高速發(fā)展，三維集成技術(shù)（Three-Dimensional Integration）由于其良好的應用前景受到了廣泛的研究和關(guān)注?；诠柰祝═SV）技術(shù)的三維集成芯片在性能、功能、小型化和成本方面具有巨大優(yōu)勢，是目前實現(xiàn)三維集成的主要方式。但是由于TSV與襯底之間存在寄生電容，當TSV中流過信號時，在襯底中會產(chǎn)生耦合噪聲。而襯底噪聲會導致有源區(qū)中的MOSFET器件的閾值電壓和飽和電流發(fā)生變化，對電路的性能和功能產(chǎn)生影響，最

2、終導致整個芯片系統(tǒng)的可靠性降低。TSV與MOSFET噪聲耦合效應引起的可靠性問題嚴重影響了三維集成技術(shù)的發(fā)展和實際應用。
　　本文針對三維集成中的硅通孔技術(shù)從TSV-襯底噪聲耦合機理、TSV-襯底結(jié)構(gòu)參數(shù)對噪聲的影響、噪聲引起MOSFET特性變化研究以及噪聲抑制的方法幾個方面展開深入研究。主要的工作可以概括為：⑴在TSV集成技術(shù)和工藝技術(shù)深入學習的基礎(chǔ)上，分析TSV的寄生效應，并基于TSV-襯底RC單元集總模型進行襯底噪聲優(yōu)化，從

3、模型的角度出發(fā)研究TSV對襯底噪聲的影響。⑵在詳細闡述TSV-襯底耦合噪聲的產(chǎn)生和傳播機理的基礎(chǔ)上，通過TCAD仿真分析了TSV的一些重要設(shè)計參數(shù)對TSV-襯底噪聲耦合效應的影響。此外，分析了TSV的非理想效應以及信號頻率和翻轉(zhuǎn)時間對TSV-襯底噪聲耦合效應的具體作用。最后，根據(jù)以上結(jié)論，給出具有實用價值的設(shè)計指導意見。⑶分析襯底結(jié)構(gòu)和襯底摻雜濃度對耦合噪聲的作用，并討論了襯底中不同特征尺寸和偏壓下MOSFET對襯底噪聲的影響。最后介紹