提高NAND型閃存使用壽命的數(shù)字信號(hào)處理方法研究.pdf

1、隨著工藝尺寸的不斷降低以及每單元多級(jí)存儲(chǔ)技術(shù)的應(yīng)用，大容量 NAND型閃存作為非易失性存儲(chǔ)器廣泛應(yīng)用于消費(fèi)電子產(chǎn)品、個(gè)人以及企業(yè)級(jí)計(jì)算機(jī)中。作為NAND型閃存的基本存儲(chǔ)單元，浮柵晶體管在數(shù)據(jù)存儲(chǔ)時(shí)會(huì)受到損耗。不斷提高的器件集成度使損耗的程度大幅增加，導(dǎo)致 NAND型閃存的使用壽命嚴(yán)重降低。不斷惡化的使用壽命已成為限制NAND型閃存進(jìn)一步發(fā)展的關(guān)鍵問(wèn)題。
　　本文以每單元兩比特（Multi Level per Cell, MLC）的

2、NAND型閃存為研究對(duì)象，利用閃存基本單元中數(shù)據(jù)內(nèi)容與所受損耗的依賴關(guān)系以及物理頁(yè)間錯(cuò)誤率不均衡的物理特點(diǎn)，通過(guò)對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行數(shù)字信號(hào)處理來(lái)降低基本單元在使用中的平均損耗，并提高存儲(chǔ)器對(duì)數(shù)據(jù)錯(cuò)誤的容忍能力，從而提高閃存的使用壽命。論文主要研究?jī)?nèi)容與創(chuàng)新點(diǎn)如下：
　　1.在降低閃存基本單元的平均損耗方面，本文提出一種以物理頁(yè)為單位、不改變物理頁(yè)內(nèi)存儲(chǔ)數(shù)據(jù)量大小的頁(yè)內(nèi)無(wú)損壓縮存儲(chǔ)方法。利用閃存基本單元中數(shù)據(jù)依賴的損耗特點(diǎn)，通過(guò)對(duì)頁(yè)內(nèi)數(shù)

3、據(jù)數(shù)字信號(hào)無(wú)損壓縮處理、對(duì)壓縮后空余存儲(chǔ)空間填充低損耗數(shù)據(jù)內(nèi)容、變換壓縮數(shù)據(jù)存儲(chǔ)位置、以及改變物理地址等方法來(lái)降低閃存基本單元的平均損耗。同時(shí)，本文提出頁(yè)內(nèi)無(wú)損壓縮存儲(chǔ)的使用壽命理論模型，結(jié)合對(duì)19nm MLC NAND型閃存芯片的各種數(shù)據(jù)內(nèi)容的實(shí)測(cè)損耗，給出在該模型下閃存使用壽命的理論極限，并利用該閃存模型對(duì)提出的頁(yè)內(nèi)無(wú)損壓縮存儲(chǔ)方法進(jìn)行計(jì)算機(jī)仿真。結(jié)果表明，該方法可有效提高閃存芯片使用壽命：對(duì)壓縮率為0.64和0.39的存儲(chǔ)數(shù)據(jù)，閃

4、存使用壽命分別可提高47.8％和119.1%。
　　2.為避免頁(yè)內(nèi)無(wú)損壓縮存儲(chǔ)中物理頁(yè)地址的改變，本文在頁(yè)內(nèi)無(wú)損壓縮存儲(chǔ)的基礎(chǔ)上提出一種損耗感知編碼算法。該算法可提高存儲(chǔ)數(shù)據(jù)中損耗較低的數(shù)據(jù)內(nèi)容所占比例，從而降低閃存單元的平均損耗，達(dá)到提高使用壽命的目的。此外，本文提出了損耗感知譯碼算法的編碼器和譯碼器的高吞吐率電路實(shí)現(xiàn)結(jié)構(gòu)。計(jì)算機(jī)仿真結(jié)果表明，對(duì)壓縮率為0.67~0.4的存儲(chǔ)數(shù)據(jù)，損耗感知編碼存儲(chǔ)方法可降低閃存平均損耗約39%~

5、50%。
　　3.在提高閃存對(duì)存儲(chǔ)數(shù)據(jù)錯(cuò)誤容忍能力方面，本文提出一種部分級(jí)聯(lián)糾錯(cuò)碼編碼存儲(chǔ)方法。針對(duì)閃存一個(gè)字線內(nèi)物理頁(yè)間錯(cuò)誤率不均衡的物理特點(diǎn)，該方法通過(guò)重新分配糾錯(cuò)碼冗余數(shù)據(jù)存儲(chǔ)空間來(lái)改變字線內(nèi)下層物理頁(yè)的碼率，同時(shí)對(duì)上層物理頁(yè)進(jìn)行級(jí)聯(lián)編碼存儲(chǔ)，以此來(lái)均衡物理頁(yè)間的數(shù)據(jù)錯(cuò)誤率，使得閃存對(duì)數(shù)據(jù)錯(cuò)誤容忍的潛力被最大程度利用，從而提高閃存使用壽命。根據(jù)對(duì)19nm MLC NAND型閃存芯片物理頁(yè)間錯(cuò)誤率的測(cè)試與計(jì)算機(jī)仿真結(jié)果，該方法

6、在不引入額外電路資源的情況下可提高閃存使用壽命約20%。
　　4.本文對(duì)可提高閃存數(shù)據(jù)錯(cuò)誤容忍能力的低密度奇偶校驗(yàn)（ low-density parity-check, LDPC）糾錯(cuò)碼譯碼器的實(shí)現(xiàn)進(jìn)行研究。通過(guò)對(duì)傳統(tǒng)譯碼算法置信信息傳遞順序的重排，本文提出一種兼容各種碼率、滿足當(dāng)前閃存數(shù)據(jù)處理速度要求的準(zhǔn)循環(huán)LDPC碼譯碼器。通過(guò)對(duì)譯碼器電路結(jié)構(gòu)的設(shè)計(jì)以及FPGA實(shí)現(xiàn)與ASIC綜合仿真結(jié)果，本文提出的譯碼器結(jié)構(gòu)可在時(shí)鐘頻率415