多級(jí)STT-RAM緩存的優(yōu)化策略.pdf

1、Cache是緩解處理器和內(nèi)存速度差異的一種非常有效的方法，但是隨著工藝技術(shù)及處理器技術(shù)的飛速發(fā)展，傳統(tǒng)的以SRAM為材料的Cache受到了面積、功耗等的限制。STT-RAM是一種新型的非易失性材料，它具有密度大、靜態(tài)功耗低的特點(diǎn)，同時(shí)，讀速度接近SRAM，寫速度稍慢，因此，STT-RAM非常有希望成為未來Cache的器件。但是，STT-RAM的缺點(diǎn)是寫能耗過高和寫速度過慢，因此，針對(duì)STT-RAM的研究主要是優(yōu)化STT-RAM的寫操作。

2、
　　 本文根據(jù)多級(jí)STT-RAM的特性，提出了對(duì)多級(jí)STT-RAM進(jìn)行動(dòng)態(tài)編碼以降低多級(jí)STT-RAM的寫能耗。多級(jí)STT-RAM的每個(gè)存儲(chǔ)單元都有四種阻抗?fàn)顟B(tài)，可以表示2比特的數(shù)據(jù):00、01、10、11，在多級(jí)STT-RAM上寫不同的阻抗?fàn)顟B(tài)需要的能耗不同。通過對(duì)寫L2 Cache數(shù)據(jù)進(jìn)行統(tǒng)計(jì)，我們發(fā)現(xiàn)，在不同的時(shí)間階段及不同的程序中，寫L2 Cache的四種數(shù)據(jù)的比例在不斷發(fā)生變化。因此，本文認(rèn)為可以根據(jù)四種數(shù)據(jù)的比例，

3、動(dòng)態(tài)地利用多級(jí)STT-RAM的四種阻抗?fàn)顟B(tài)表示四種實(shí)際數(shù)據(jù)，即進(jìn)行動(dòng)態(tài)地編碼，利用寫能耗較低低的阻抗?fàn)顟B(tài)表示寫次數(shù)較多的數(shù)據(jù)。
　　 本文針對(duì)數(shù)據(jù)比例在時(shí)間上的變化特性，及不同應(yīng)用程序間數(shù)據(jù)比例的差異性，分別提出了基于時(shí)間片的動(dòng)態(tài)編碼策略和基于應(yīng)用程序的動(dòng)態(tài)編碼策略?；跁r(shí)間片的動(dòng)態(tài)編碼策略將程序劃分為多個(gè)時(shí)間階段，對(duì)每個(gè)時(shí)間階段進(jìn)行動(dòng)態(tài)編碼，每個(gè)階段都選擇一個(gè)最優(yōu)的編碼方式?；趹?yīng)用程序的動(dòng)態(tài)編碼策略在多程序共享L2 Cach

4、e的條件下，根據(jù)數(shù)據(jù)塊所屬的應(yīng)用程序進(jìn)行動(dòng)態(tài)編碼。實(shí)驗(yàn)結(jié)果表明，基于時(shí)間片的動(dòng)態(tài)編碼策略和基于應(yīng)用程序的動(dòng)態(tài)編碼策略分別能降低2.7％和4.5％的寫能耗。
　　 本文對(duì)多處理器共享的STT-RAMCache架構(gòu)上的緩存替換策略進(jìn)行了優(yōu)化。通過實(shí)驗(yàn)發(fā)現(xiàn)Cache上的數(shù)據(jù)塊替換時(shí)，相同應(yīng)用程序數(shù)據(jù)塊間的替換比不同應(yīng)用程序數(shù)據(jù)塊間的替換在總體上存在更多的相同數(shù)據(jù)。在寫前讀策略下，相同數(shù)據(jù)越多，需要進(jìn)行的寫操作就越少。本文對(duì)多處理器共享

5、的緩存替換策略進(jìn)行了改進(jìn)，通過預(yù)測機(jī)制尋找無效數(shù)據(jù)塊，在缺失率沒有明顯下降的前提下，增加相同應(yīng)用程序數(shù)據(jù)塊間的替換，以減少STT-RAM Cache上的寫次數(shù)。通過實(shí)驗(yàn)表明，對(duì)緩存替換策略進(jìn)行改進(jìn)可以降低5.4％，并且系統(tǒng)性能有1.5％的提升。
　　 綜上所述，本文通過動(dòng)態(tài)編碼策略和改進(jìn)的Cache替換策略對(duì)基于多級(jí)STT-RAM的Cache進(jìn)行了寫操作的優(yōu)化，實(shí)驗(yàn)結(jié)果表明，這些優(yōu)化策略能降低多級(jí)STT-RAM Cache上的寫