基于多級保持時間STT-RAM單元的處理器緩存層級設計.pdf_第1頁
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文檔簡介

1、目前，自旋轉移力矩隨機訪問存儲器(spin-transfer torque random access memory, STT-RAM）因為具有可擴展性良好，存儲密度高和靜態(tài)功耗低等多種優(yōu)良特性，被認為是最有潛力替代SRAM緩存的存儲器。一個STT-RAM單元的面積僅有 SRAM的1/3到1/9，在相同的面積下能夠實現(xiàn)遠大于 SRAM容量的STT-RAM緩存，有效提高處理器系統(tǒng)的性能。然而，STT-RAM也存在一些缺陷，比如長寫延遲和高

2、寫功耗，嚴重制約了其作為緩存時的性能表現(xiàn)。為了解決該問題，我們考慮改變STT-RAM的數(shù)據(jù)保持時間來得到不同的寫性能，并提出基于多種不同保持時間STT-RAM單元搭建完整的STT-RAM緩存層級架構。對于最高層級緩存（L1緩存），我們使用低保持時間的STT-RAM單元，其優(yōu)異的寫性能可以滿足較高層級的性能要求，經(jīng)過測試，本文提出的L1緩存性能與常規(guī)SRAM緩存相同，而能耗只有其57.8％；對于較低層級緩存，本文提出基于多種不同保持時間的

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