四通道高速數(shù)據(jù)接收與存儲系統(tǒng)設(shè)計(jì).pdf_第1頁
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文檔簡介

1、受器件和工藝的限制,單個(gè)ADC芯片很難同時(shí)保證高采樣率和高分辨率。為了提高系統(tǒng)采樣率,數(shù)據(jù)采集系統(tǒng)通常采用時(shí)間交替采樣的方式并行多個(gè)低速ADC芯片實(shí)現(xiàn)高速數(shù)據(jù)采集。隨著單個(gè) ADC芯片性能的提高,多通道時(shí)間交替采樣高速的數(shù)據(jù)采集在接收和存儲過程中遇到了新的問題。
  本文以四通道10bit,1.25GSPS的ADC時(shí)間交替采樣為目標(biāo),展開對基于FPGA的高速數(shù)據(jù)接收與存儲邏輯的設(shè)計(jì)。設(shè)計(jì)實(shí)現(xiàn)了四通道10bit,1.25GHz高速數(shù)

2、據(jù)流的準(zhǔn)確接收,并且能夠?qū)⒋罅繑?shù)據(jù)高效、實(shí)時(shí)的存儲在 DDR3 SDRAM中,最后采用PCI9054作為PCI總線的轉(zhuǎn)接芯片,實(shí)現(xiàn)高速數(shù)據(jù)的上傳。本文的核心研究內(nèi)容包括以下三個(gè)方面:
  1、構(gòu)建了四通道高速數(shù)據(jù)接收與存儲系統(tǒng)的邏輯結(jié)構(gòu)。針對四通道10bit,1.25GHz高速數(shù)據(jù)流的接收、存儲以及上傳過程,構(gòu)建了一個(gè)由數(shù)據(jù)接收模塊、數(shù)據(jù)存儲模塊、數(shù)據(jù)上傳模塊以及 SPI配置模塊組成的邏輯結(jié)構(gòu)。通過四個(gè)模塊之間的緊密配合,實(shí)現(xiàn)了大

3、量、高速數(shù)據(jù)流從ADC到上位機(jī)之間的穩(wěn)定傳輸。
  2、設(shè)計(jì)了一種IDELAY延時(shí)自適應(yīng)調(diào)整算法。由于四通道1.25GHz數(shù)據(jù)與隨路時(shí)鐘路徑傳輸延時(shí)不同,可能導(dǎo)致接收數(shù)據(jù)紊亂。本文利用FPGA接口的IDELAY延時(shí)調(diào)整機(jī)制,設(shè)計(jì)了一種自適應(yīng)延時(shí)調(diào)整算法,其中位校準(zhǔn)算法通過采樣時(shí)鐘找到數(shù)據(jù)窗口的中心,實(shí)現(xiàn)通道內(nèi)10bit數(shù)據(jù)對齊;字校準(zhǔn)算法糾正四通道之間的偏移,實(shí)現(xiàn)四通道40bit數(shù)據(jù)的準(zhǔn)確接收。
  3、設(shè)計(jì)了一種面向DDR

4、3控制器的虛擬FIFO(VFIFO)邏輯結(jié)構(gòu)。為降低邏輯綜合難度,外部四通道10bit,1.25GHz高速數(shù)據(jù)在FPGA內(nèi)部被降頻為160bit,312.5MHz的數(shù)據(jù)流。FPGA片內(nèi)的RAM數(shù)量有限不能提供大數(shù)據(jù)緩存,且RAM的數(shù)據(jù)帶寬有限,針對大數(shù)據(jù)流轉(zhuǎn)存數(shù)據(jù)丟失問題,本文設(shè)計(jì)了一種面向 DDR3控制器的VFIFO邏輯結(jié)構(gòu),通過讀寫FIFO分時(shí)復(fù)用的方式,解決了FPGA對高速大數(shù)據(jù)量緩存問題。
  經(jīng) FPGA測試板實(shí)測證明,

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