數(shù)字倍頻器的FPGA實現(xiàn).pdf

1、現(xiàn)代電子測試系統(tǒng)的快速發(fā)展對全數(shù)字倍頻提出了較高的要求,在輸出頻率穩(wěn)定度、頻率跟蹤速度、輸出頻率范圍和輸出頻率點數(shù)等指標(biāo)都提出了越來越高的要求,對高性能全數(shù)字倍頻器的研究要求也越來越迫切。由于并行工程的實施,嵌入式的全數(shù)字倍頻器設(shè)計已成為必然。在測試系統(tǒng)中,數(shù)字倍頻器性能的優(yōu)劣直接影響了測試系統(tǒng)的最終性能主要因素之一。
　　本論文正是針對上述問題,以數(shù)字倍頻在元器件檢測系統(tǒng)中的應(yīng)用為背景,通過分析數(shù)字倍頻器誤差產(chǎn)生的原因,對減少誤

2、差的方法和實現(xiàn)原理進(jìn)行研究,提出具有自適應(yīng)功能的全數(shù)字倍頻器,通過實驗與測試,設(shè)計的數(shù)字倍頻器具有理想的性能指標(biāo)。主要內(nèi)容為:
　　(1)研究普通數(shù)字倍頻器的誤差原因,分析了全數(shù)字倍頻器產(chǎn)生誤差的原因,與克服誤差的方法,提出了具有自適應(yīng)功能的誤差補(bǔ)償方法和實現(xiàn)功能的方案,為系統(tǒng)設(shè)計提供了理論基礎(chǔ)。同時,根據(jù)任務(wù)要求確定了實現(xiàn)倍頻器的主要模塊及主要模塊的性能指標(biāo)。
　　(2)研究了具有自適應(yīng)全數(shù)字倍頻器的系統(tǒng)設(shè)計方案。提出了實

3、現(xiàn)各功能模塊的設(shè)計思想和相關(guān)算法,按照算法采用硬件描述語言(HDL)設(shè)計了具有自適應(yīng)全數(shù)字倍頻各功能模塊電路的描述。為了使得系統(tǒng)更具實用價值,用 HDL程序設(shè)計了適量的必要的人機(jī)交互接口電路。并在同一 PLD芯片上實現(xiàn)了自適應(yīng)全數(shù)字倍頻器和人機(jī)交互接口電路。
　　(3)研究了數(shù)字倍頻器的測試方案,并對設(shè)計的系統(tǒng)進(jìn)行了測試。功能模塊測試均在 QuartusⅡ平臺上進(jìn)行了前仿真,以提高設(shè)計可靠性;所有模塊經(jīng)測試無誤后,通過頂層文件設(shè)計