面向浮點(diǎn)FFT的加速系統(tǒng)研究.pdf

1、針對(duì)目前浮點(diǎn)快速傅立葉變換(Fast Fourier Transform，F(xiàn)FT)計(jì)算的電路實(shí)現(xiàn)方式的不足，本文面向科學(xué)計(jì)算領(lǐng)域，以FFT算法為研究切入點(diǎn)，設(shè)計(jì)了一種符合IEEE-754浮點(diǎn)標(biāo)準(zhǔn)的面向浮點(diǎn)FFT的加速系統(tǒng)。本文的工作包括兩部分:(1)可重構(gòu)浮點(diǎn)FFT處理器設(shè)計(jì);(2)FPGA硬件系統(tǒng)開發(fā)研究。
　　本文研究了FFT運(yùn)算的分解方法和硬件實(shí)現(xiàn)架構(gòu)，提出了基于平衡二叉樹分解算法的Radix-2/22/23/24分解算法，

2、以減少通用復(fù)數(shù)乘法器的個(gè)數(shù)，最小化需要存儲(chǔ)的旋轉(zhuǎn)因子的數(shù)目;針對(duì)FFT架構(gòu)中的常數(shù)乘法器，并基于可重構(gòu)多常數(shù)乘法(Reconfigurable Multiple Constant Multiplication，RMCM)和多常數(shù)乘法(Multiple Constant Multiplication，MCM)，給出了面積優(yōu)化的共享常數(shù)乘法器實(shí)現(xiàn);使用臨時(shí)數(shù)據(jù)存儲(chǔ)和流水線結(jié)構(gòu)的加速FFT計(jì)算。此外，基于10G以太網(wǎng)的硬件平臺(tái)，本文設(shè)計(jì)的簡(jiǎn)易

3、可靠傳輸協(xié)議，可實(shí)現(xiàn)數(shù)據(jù)的高速、可靠的傳輸;針對(duì)高速實(shí)時(shí)數(shù)字信號(hào)處理中的大數(shù)據(jù)存取的應(yīng)用背景，實(shí)現(xiàn)了基于FPGA的高速DDR3控制器。
　　本文以FPGA驗(yàn)證為基礎(chǔ)，驗(yàn)證了可重構(gòu)計(jì)算陣列的可行性與性能，設(shè)計(jì)了支持32～131072點(diǎn)的可重構(gòu)單精度和雙精度浮點(diǎn)FFT加速器，在XC6VSX475TFPGA芯片平臺(tái)上驗(yàn)證了正確性。雙精度浮點(diǎn)FFT加速系統(tǒng)的綜合頻率達(dá)到258MHz，驗(yàn)證工作頻率為181MHz，占用FPGA35％的LUT資