基于FPGA的視頻疊加融合系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著人們對(duì)信息需求量的高速增長(zhǎng)，單一通道的視頻內(nèi)容已經(jīng)無(wú)法滿(mǎn)足人們的要求，在城市信息化建設(shè)中，多通道視頻疊加融合技術(shù)在樓宇監(jiān)控、智能交通網(wǎng)、物聯(lián)網(wǎng)、電視廣播、以及視頻會(huì)議等方面的有著廣泛的應(yīng)用需求。
　　本文提出并設(shè)計(jì)實(shí)現(xiàn)了一種純硬件的視頻疊加融合系統(tǒng)，該系統(tǒng)經(jīng)DVI和VGA接口接收視頻信號(hào)，以FPGA為核心處理器，采用I2C總線(xiàn)對(duì)采集芯片和輸出芯片進(jìn)行配置，同時(shí)對(duì)采集的視頻信號(hào)進(jìn)行分辨率識(shí)別，利用DDR2緩存和縮放算法模塊將兩路

2、視頻信號(hào)進(jìn)行任意比例縮放，通過(guò)上位機(jī)軟件進(jìn)行參數(shù)配置，使疊加視頻圖像可在被疊加視頻圖像上的任意位置以任意比例融合顯示。
　　論文首先利用MATLAB仿真進(jìn)行系統(tǒng)方案論證，在權(quán)衡處理效果與算法復(fù)雜度的情況下，系統(tǒng)縮放算法選用雙線(xiàn)性插值法。另外，針對(duì)系統(tǒng)指標(biāo)對(duì)硬件平臺(tái)所需各種芯片進(jìn)行選型論證，給出系統(tǒng)硬件平臺(tái)的設(shè)計(jì)方法以及部分設(shè)計(jì)原理圖。然后對(duì)系統(tǒng)所需的I2C協(xié)議、分辨率識(shí)別、DDR2外部存儲(chǔ)、雙線(xiàn)性插值縮放算法的實(shí)現(xiàn)、顯示器驅(qū)動(dòng)時(shí)序

3、產(chǎn)生器、串口通信以及視頻疊加融合等關(guān)鍵技術(shù)在XILINX公司的ISE開(kāi)發(fā)平臺(tái)上使用Verilog HDL進(jìn)行設(shè)計(jì)與功能仿真驗(yàn)證。最后，采用逐級(jí)調(diào)試的方法對(duì)系統(tǒng)FPGA程序和硬件進(jìn)行聯(lián)合調(diào)試，成功完成系統(tǒng)各部分調(diào)試工作，系統(tǒng)性能達(dá)到預(yù)期指標(biāo)，最大支持1280?1024(60Hz)的標(biāo)清視頻分辨率。
　　該系統(tǒng)具有即插即用，實(shí)時(shí)性好，成本低，靈活性強(qiáng)等特點(diǎn)。采用了模塊化設(shè)計(jì)思想，各模塊可移植調(diào)用，對(duì)今后進(jìn)行視頻旋轉(zhuǎn)、異型拼接以及視頻的