基于FPGA的IPv4-IPv6雙協(xié)議處理器的設(shè)計(jì).pdf

1、隨著網(wǎng)絡(luò)技術(shù)和光纖通信技術(shù)的飛速發(fā)展,網(wǎng)絡(luò)協(xié)議處理占用的CPU處理器資源比重越來(lái)越高,在G比特網(wǎng)絡(luò)的逐步普及并向更高帶寬不斷發(fā)展的情況下,CPU處理器負(fù)擔(dān)日益加重,應(yīng)運(yùn)而生的TCP/IP協(xié)議卸載引擎(TOE)技術(shù)是減輕CPU負(fù)擔(dān)的一種有效方式。在協(xié)議發(fā)展方面,IPv6協(xié)議取代IPv4協(xié)議是一種必然,而現(xiàn)階段并且相當(dāng)長(zhǎng)的一段時(shí)間內(nèi)兩種協(xié)議將長(zhǎng)期共存也是無(wú)可爭(zhēng)議的事實(shí),在目前網(wǎng)絡(luò)種實(shí)現(xiàn)IPv4節(jié)點(diǎn)與IPv6節(jié)點(diǎn)兼容的模式基本上都是基于軟件的

2、,也就是在CPU處理器中實(shí)現(xiàn)兼容處理的,這樣使得CPU的負(fù)擔(dān)更加沉重。本文將TOE技術(shù)和雙協(xié)議兼容技術(shù)結(jié)合起來(lái),基于FPGA設(shè)計(jì)了一種能同時(shí)滿足IPv6和IPv4的雙協(xié)議處理器。
　　 首先對(duì)TOE技術(shù)的基本原理和實(shí)現(xiàn)架構(gòu)進(jìn)行了深入的分析,本設(shè)計(jì)的TOE器件采用FPGA來(lái)實(shí)現(xiàn)部分TCP/IP協(xié)議處理卸載工作,針對(duì)在TCP/IP協(xié)議處理工作中占的比重比較大、但處理過程比較機(jī)械重復(fù)的IP層的數(shù)據(jù)包的處理工作進(jìn)行卸載,有利于在高速硬件

3、中實(shí)現(xiàn),并且能大大提高系統(tǒng)的工作效率。
　　 然后分析了IPv6和IPv4兩種協(xié)議的構(gòu)成和IP層的主要協(xié)議處理工作,得出了IP協(xié)議處理器設(shè)計(jì)原理和設(shè)計(jì)要求。最后了采用FPGA自頂向下的設(shè)計(jì)方法完成了IPv4/IPv6雙協(xié)議處理器的功能模塊劃分設(shè)計(jì),將協(xié)議處理器的劃分為接口模塊、數(shù)據(jù)發(fā)送處理模塊、數(shù)據(jù)接收處理模塊和定時(shí)模塊四個(gè)分模塊。在對(duì)各個(gè)功能模塊進(jìn)行原理和工作過程分析的基礎(chǔ)上,采用Verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)了各子模

4、塊的邏輯設(shè)計(jì)。并通過Model Tech公司的仿真軟件ModelSim對(duì)IPv4/IPv6雙協(xié)議處理器的各個(gè)模塊進(jìn)行了仿真驗(yàn)證,通過仿真,驗(yàn)證了其功能的正確性。之后通過Synplicity公司的綜合工具Synplify Pro對(duì)其進(jìn)行綜合實(shí)現(xiàn),最后將代碼下載到長(zhǎng)沙依元素公司的火龍刀FPGA開發(fā)板中進(jìn)行在線驗(yàn)證,驗(yàn)證結(jié)果表明,本設(shè)計(jì)的IPv4/IPv6雙協(xié)議處理器能實(shí)現(xiàn)IPv4和IPv6兩種協(xié)議的IP數(shù)據(jù)包接收和發(fā)送時(shí)在IP層所涉及的處理