數(shù)字多媒體接收系統(tǒng)前端關(guān)鍵技術(shù)研究.pdf

1、第五媒體-數(shù)字多媒體廣播(Digital Multimedia Broadcast，DMB)由于能夠?qū)崟r提供音視頻、文字和圖像數(shù)據(jù)等多媒體內(nèi)容而成為信息科學領(lǐng)域發(fā)展最快的熱點之一。DMB接收系統(tǒng)包括天線、接收前端、基帶音視頻解碼器和加密系統(tǒng)，其中接受前端是實現(xiàn)微弱廣播信號接收到后端數(shù)字處理的關(guān)鍵。同時，低成本需求迫使多媒體接收前端芯片的設(shè)計由傳統(tǒng)的GaAs工藝轉(zhuǎn)向Si CMOS工藝。但CMOS工藝的發(fā)展主要針對數(shù)字電路優(yōu)化，且MOS器件

2、具有跨導低、噪聲大的劣勢。因此，為實現(xiàn)移動接收系統(tǒng)的射頻模擬前端，就有待于其物理基礎(chǔ)研究和關(guān)鍵技術(shù)的突破。
　　 為此，本論文基于國內(nèi)DTMB和CMMB標準，重點針對多媒體接收前端各單元芯片IP物理設(shè)計和集成實現(xiàn)，重點開展集成電感建模、射頻LNA與VGA、模數(shù)AD/數(shù)模DA轉(zhuǎn)換器諸核心模塊的理論、架構(gòu)研究與關(guān)鍵單元電路的設(shè)計。
　　 一、基于電磁場理論詳細分析了集成電感的鄰近效應(yīng)、趨膚效應(yīng)和襯底渦流損耗等高頻寄生效應(yīng)形成

3、機理與分布特性，通過將部分元等效電路法合理簡化，推導出了電感Ⅰ-Ⅴ矩陣方程并給出串聯(lián)電阻Rs(f)和有效電感Ls(f)的求解表達式。對比仿真驗證了模型的計算精度與效率，仿真結(jié)果說明，低阻Si襯底是影響CMOSRFIC電路設(shè)計的嚴重制約因素。
　　 二、在分析現(xiàn)有結(jié)構(gòu)優(yōu)缺點的基礎(chǔ)上設(shè)計了LNA和VGA電路并進行優(yōu)化仿真。其中，LNA在共柵共源結(jié)構(gòu)基礎(chǔ)上加入的級間匹配電感使增益提高到18.2dB，而噪聲系數(shù)降至1.6dB; VGA電

4、路設(shè)計中采用有源負載代替電阻并引入密勒效應(yīng)抑制器件來增大帶寬，構(gòu)造了指數(shù)控制近似函數(shù)。結(jié)果表明，設(shè)計的VGA增益控制范圍大于60dB，在14dB～78dB范圍內(nèi)隨DAC控制電流線性變化，誤差小于±1dB，滿足射頻下增益調(diào)整需要。VGA接以DAC輸出電流控制，省去電流-電壓轉(zhuǎn)換電路，精簡面積。
　　 三、系統(tǒng)地分析了分段電流舵結(jié)構(gòu)誤差源與積分非線性INL的均值、方差等統(tǒng)計學參數(shù)，基于隨機理論的布朗運動過程對INL指標進行了建模，并

5、以成品率為考查手段對模型進行了驗證，給出了電流舵DAC設(shè)計時分段比的優(yōu)化建議。
　　 同時，提出了一種利用電阻正負溫度系數(shù)進行補償?shù)母呔?、高電源抑制比的帶隙基準電流源，改善了共柵共源單位電流源的輸出阻抗和輸出毛刺，通過限幅和提高交叉點設(shè)計了一種高速、低毛刺的開關(guān)驅(qū)動電路，按0.35μm Si CMOS工藝設(shè)計規(guī)則完成了DAC版圖設(shè)計。
　　 四、結(jié)合全并行Flash、流水線Pipeline、逐次逼近SAR A/D轉(zhuǎn)換器

6、結(jié)構(gòu)的優(yōu)點，提出了新型分段多指針查找比較的模擬/數(shù)字轉(zhuǎn)換方案。該方案大大減少了比較器數(shù)目，且去掉了普通多步式ADC和流水線ADC結(jié)構(gòu)中必需的MDACs和殘差放大模塊RAs，從而有效降低了功耗和面積；并分別針對ADC位數(shù)是否可均分兩種情況，優(yōu)化了查找算法，導出了最優(yōu)的級精度選擇方法。進而設(shè)計了3+3+4的分段多分搜索比較算法加流水線的混合模式ADC結(jié)構(gòu)。
　　 經(jīng)二階系統(tǒng)階躍響應(yīng)分析和傳輸函數(shù)推導，提出了一種新型補償方法，并應(yīng)用于

7、Folded-Cascode放大器的設(shè)計，使運放的建立時間由5.08ns縮短到3.89ns，減少了23.4％。
　　 五、基于高速高精度數(shù)?；旌螴C版圖設(shè)計原理，綜合考慮數(shù)字部分對模擬部分的干擾、工藝誤差分布、差分信號對稱性并結(jié)合實際工藝情況，應(yīng)用地線屏蔽、數(shù)字/模擬電源分離及對稱匹配等布局布線技術(shù)，按照0.35μm2P5M Si CMOS工藝設(shè)計規(guī)則，完成了ADC整體版圖的設(shè)計，版圖實際尺寸1534μm×2172μm。進而用C