基于FPGA的JPEG視頻編解碼芯片數(shù)據(jù)采集及預(yù)處理接口設(shè)計.pdf

1、多媒體技術(shù)和計算機網(wǎng)絡(luò)技術(shù)的不斷發(fā)展，聲音、圖片、視頻等多媒體信息的傳遞已經(jīng)深入到人們生活的各個方面。為了更好的解決這些信息的存儲和傳輸，JPEG圖像壓縮技術(shù)應(yīng)運而生。同時市場上也出現(xiàn)了各種專用的編解碼芯片。與傳統(tǒng)的軟件編碼相比，專用的編解碼芯片執(zhí)行效率更高，但這些芯片大多都只能完成一種功能，編碼或者解碼，而且支持的視頻格式比較單一。所以我們提出了在單芯片上實現(xiàn)動態(tài)視頻的編解碼和傳輸這個想法，通過硬件編程語言編寫程序來生成實際電路的方式

2、在單個FPGA內(nèi)部實現(xiàn)視頻的MJPEG編碼和MJPEG解碼功能，而且編碼和解碼可以同時工作。編碼的數(shù)據(jù)輸入可以是RGB數(shù)據(jù)，也可以是YcbCr數(shù)據(jù)，方便和各種攝像頭的連接。同時還增加了對以太網(wǎng)口和光傳輸模塊的控制功能，使得壓縮后的視頻數(shù)據(jù)可以通過網(wǎng)口借助于網(wǎng)絡(luò)傳輸或者通過光纖進行傳輸。所以本課題是一次很有意義的嘗試。
　　 本文進行的工作是整個課題設(shè)計工作的一部分，負責完成前端數(shù)據(jù)采集及預(yù)處理接口的邏輯設(shè)計。在論文開始，首先介紹

3、了課題產(chǎn)生的背景和意義，并對課題中涉及到的JPEG標準以及EDA技術(shù)的相關(guān)知識進行了簡述，然后對當前普遍應(yīng)用的FPGA芯片的工作原理和基于FPGA的設(shè)計開發(fā)流程進行了闡述。通過需求分析明確了接口部分所要實現(xiàn)的功能，完成了接口部分的子模塊劃分及各模塊的功能定義。在此基礎(chǔ)上利用Verilog HDL語言完成了接口部分的邏輯設(shè)計。最后利用Modelsim軟件完成了設(shè)計的仿真，并在開發(fā)板上進行了驗證。
　　 通過對數(shù)據(jù)采集及預(yù)處理接口的