基于PCI總線的高速采集系統(tǒng)的研究與設(shè)計.pdf_第1頁
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文檔簡介

1、高速數(shù)據(jù)采集系統(tǒng)是現(xiàn)代信號與信息處理的基礎(chǔ)，被廣泛應用在通信、航天、雷達等多個領(lǐng)域。隨著數(shù)字信號處理技術(shù)的不斷發(fā)展，對數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)和要求也在不斷的提高。不僅要求高的采樣精度和采樣速率，還要求將采集數(shù)據(jù)進行高速存儲和顯示。本系統(tǒng)采用FPGA和PCI9054芯片的組合使高速采集系統(tǒng)的整體性能有了更進一步的提高。
　　 本文闡述了一種高速數(shù)據(jù)采集、處理與傳輸?shù)南到y(tǒng)設(shè)計方案。系統(tǒng)設(shè)計為接收模擬中頻信號，使用模數(shù)轉(zhuǎn)換芯片ADC對接收

2、信號進行500MS/s的高速采樣，在FPGA中利用軟件無線電技術(shù)實現(xiàn)信號的數(shù)字下變頻、FFT時域到頻域的轉(zhuǎn)換。數(shù)據(jù)存儲到DDR2-SDRAM中，并在DDR2-SDRAM和PCI9054芯片之間加入異步FIFO實現(xiàn)數(shù)據(jù)同步，PCI9054控制芯片接收DDR2-SDRAM的數(shù)據(jù)根據(jù)PCI協(xié)議傳送到計算機中，完成數(shù)據(jù)的傳輸。本設(shè)計的難點在于DDR2-SDRAM的讀寫時序和PCI9054本地總線的時序控制。采用了Verilog HDL，語言設(shè)計

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