面向ASIC處理器的指令多發(fā)射技術(shù)研究.pdf

1、微處理器是驅(qū)動大吞吐量運(yùn)算技術(shù)和該產(chǎn)業(yè)發(fā)展的基礎(chǔ)，進(jìn)行CPU相關(guān)的設(shè)計(jì)研發(fā)工作有著重大的學(xué)術(shù)意義和實(shí)際意義。高性能微處理器及高吞吐（HighThroughout）數(shù)據(jù)處理芯片的市場前景廣闊，如大量互聯(lián)網(wǎng)數(shù)據(jù)處理需求，高清晰視頻監(jiān)控，“云計(jì)算”模式等應(yīng)用都需要高性能高數(shù)據(jù)處理能力的系統(tǒng)IC作為強(qiáng)大的積淀，以集中化處理數(shù)據(jù)，減輕終端處理負(fù)擔(dān)。因此，將其兩大特征合二為一的設(shè)計(jì)思想以及實(shí)現(xiàn)模式具有遠(yuǎn)大的前瞻意義。主要工作包括以下幾個方面:

2、>　　 首先，對超標(biāo)量流水線技術(shù)進(jìn)行研究。研習(xí)了超標(biāo)量流水線各種技術(shù)，并結(jié)合本次項(xiàng)目的整體結(jié)構(gòu)和功能選擇相應(yīng)的技術(shù)，使得數(shù)據(jù)吞吐最大化，局限最小化。實(shí)現(xiàn)并行發(fā)射多條指令，同時(shí)進(jìn)入相應(yīng)功能計(jì)算單元進(jìn)行計(jì)算，突破標(biāo)量流水線每周期只能發(fā)射一條指令的限制。
　　 其次，結(jié)合指令發(fā)射模塊的功能需求對其進(jìn)行功能劃分。結(jié)合指令種類多，數(shù)據(jù)處理量大和執(zhí)行頻率高等項(xiàng)目設(shè)計(jì)要求，從該模塊的結(jié)構(gòu)規(guī)劃，功能劃分等方面，逐步融合并行執(zhí)行，多配置等超標(biāo)量

3、技術(shù)，使得該設(shè)計(jì)滿足項(xiàng)目需求，達(dá)到性能指標(biāo)的同時(shí)，多樣化了指令發(fā)射模塊的功能配置。主要將該模塊從功能上劃分為三大塊，分別為指令緩存，指令發(fā)射以及數(shù)據(jù)寫回。每一功能模塊本身都體現(xiàn)了多指令并行執(zhí)行且在一拍時(shí)鐘周期內(nèi)獨(dú)立處理指令。其中，實(shí)現(xiàn)指令發(fā)射功能的模塊除了實(shí)現(xiàn)本身應(yīng)有的功能外，還需要與計(jì)算部件實(shí)現(xiàn)數(shù)據(jù)交互以及數(shù)據(jù)重發(fā)，待各個計(jì)算部件計(jì)算完成，數(shù)據(jù)寫回模塊將其計(jì)算結(jié)果寫回到寄存器堆以備后用。
　　 最后，本文創(chuàng)新性的提出了基于32

4、位MIPS架構(gòu)面向ASIC處理器的8發(fā)射流水線結(jié)構(gòu)規(guī)劃和設(shè)計(jì)方案。通過對指令緩存、亂序發(fā)射、順序?qū)懟厝竽K的結(jié)構(gòu)研發(fā)，策略制定及布局優(yōu)化，實(shí)現(xiàn)了單拍時(shí)鐘周期同時(shí)并行發(fā)射4條獨(dú)立指令，并能預(yù)留實(shí)現(xiàn)8條指令同時(shí)并行發(fā)射的結(jié)構(gòu)。此外，根據(jù)該平臺提出具有發(fā)射模式自適應(yīng)可配的發(fā)射體系結(jié)構(gòu)設(shè)計(jì)思想。整個設(shè)計(jì)采用CLanguage建立結(jié)構(gòu)模型，VerilogHDL進(jìn)行了結(jié)構(gòu)描述。用SMIC0.13μm標(biāo)準(zhǔn)單元庫進(jìn)行邏輯綜合，達(dá)到系統(tǒng)工作頻率300M