面向多核架構(gòu)的浮點(diǎn)協(xié)處理器設(shè)計(jì)技術(shù)研究.pdf

1、相對(duì)單處理器系統(tǒng)而言,多核系統(tǒng)芯片具有低功耗、高并行度等優(yōu)勢(shì),從而保證了芯片性能的持續(xù)增長(zhǎng)。但是隨著系統(tǒng)設(shè)計(jì)規(guī)模持續(xù)增長(zhǎng),仿真驗(yàn)證會(huì)出現(xiàn)效率低和精度小等問(wèn)題,需要效率更高、精度更好的建模方式；此外,現(xiàn)有的多核SoC中使用的通用處理器大都在軟件控制方面有優(yōu)勢(shì),對(duì)一些實(shí)時(shí)性、高密度計(jì)算類應(yīng)用而言,存在一定局限性。因此,本文在已有多核體系結(jié)構(gòu)的基礎(chǔ)上,研究基于C語(yǔ)言的系統(tǒng)級(jí)設(shè)計(jì)方法及高性能浮點(diǎn)協(xié)處理器設(shè)計(jì)技術(shù),研究面向多核架構(gòu)的浮點(diǎn)協(xié)處理器軟

2、硬件協(xié)同驗(yàn)證方法。
　　 本文的主要工作與貢獻(xiàn)如下:
　　 1、為了加快驗(yàn)證的效率和提高仿真精度,實(shí)現(xiàn)結(jié)果比較和驗(yàn)證,本文建立了基于C語(yǔ)言的浮點(diǎn)協(xié)處理器存儲(chǔ)精確型模型,并完成浮點(diǎn)協(xié)處理器系統(tǒng)級(jí)仿真測(cè)試。實(shí)驗(yàn)結(jié)果表明系統(tǒng)級(jí)仿真模型提高了約九百倍的仿真速度,仿真結(jié)果可以精確到六位有效數(shù)字。
　　 2、使用“ARM處理器+協(xié)處理器”的運(yùn)算結(jié)構(gòu),完成一款高性能浮點(diǎn)協(xié)處理器及其指令集設(shè)計(jì):針對(duì)高精度浮點(diǎn)運(yùn)算需要,完成定制功

3、能浮點(diǎn)指令的指令集設(shè)計(jì),給出具有通用性功能的浮點(diǎn)指令；設(shè)置批處理運(yùn)算模式以加速向量類運(yùn)算,該模式針對(duì)同種類型運(yùn)算的全流水操作,大大提高了運(yùn)算效率。實(shí)驗(yàn)結(jié)果表明浮點(diǎn)協(xié)處理器在FPGA平臺(tái)上最大工作頻率為200Mhz,計(jì)算結(jié)果可以五位有效數(shù)字。
　　 3、提出一種便于多核并行化軟件編程的單指令多數(shù)據(jù)流協(xié)處理器運(yùn)算單元結(jié)構(gòu),可并行處理復(fù)數(shù)的實(shí)部和虛部；可實(shí)現(xiàn)DMA數(shù)據(jù)搬運(yùn)、浮點(diǎn)數(shù)據(jù)運(yùn)算與定點(diǎn)數(shù)據(jù)運(yùn)算并發(fā)執(zhí)行。實(shí)驗(yàn)結(jié)果表明多核系統(tǒng)的加速