網(wǎng)絡(luò)接口的驗(yàn)證平臺(tái)設(shè)計(jì)與實(shí)現(xiàn).pdf

1、密級(jí)桂林電子科技大學(xué)碩士學(xué)位論文（全日制專業(yè)學(xué)位碩士）題目網(wǎng)絡(luò)接口的驗(yàn)證平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)（英文）TheDesignImplementationofwkInterfaceVerificationPlatfm研究生學(xué)號(hào):1208521018研究生姓名:蘇雪指導(dǎo)教師姓名、職務(wù):潘明副教授申請(qǐng)學(xué)位門類:工學(xué)碩士學(xué)科、專業(yè)名稱:控制工程提交論文日期:2015年4月7日論文答辯日期:2015年6月14日摘要I摘要網(wǎng)絡(luò)接口是用于節(jié)點(diǎn)間高速通信的控制模塊

2、，是網(wǎng)絡(luò)和節(jié)點(diǎn)間的橋梁，使用網(wǎng)絡(luò)接口可以訪問不同類型的處理器節(jié)點(diǎn)和IO節(jié)點(diǎn)，進(jìn)行數(shù)據(jù)包的發(fā)送和接收。網(wǎng)絡(luò)接口的重要性，使得針對(duì)網(wǎng)絡(luò)接口的驗(yàn)證也非常重要。本文研究的網(wǎng)絡(luò)接口驗(yàn)證平臺(tái)，采用新式的驗(yàn)證思想和驗(yàn)證工具，縮短了網(wǎng)絡(luò)接口的研發(fā)周期。該驗(yàn)證平臺(tái)良好的結(jié)構(gòu)，減少了網(wǎng)絡(luò)接口驗(yàn)證過程中很多重復(fù)性的工作，節(jié)約了驗(yàn)證時(shí)間，提高了驗(yàn)證的效率。本文提出了一種基于SystemVerilog語言的驗(yàn)證平臺(tái)架構(gòu)，并針對(duì)網(wǎng)絡(luò)接口模塊設(shè)計(jì)了激勵(lì)生成機(jī)制、結(jié)果

3、自檢測(cè)機(jī)制以及覆蓋率生成機(jī)制。在具體的設(shè)計(jì)方法上，采用了層次化與面向?qū)ο蟮募夹g(shù)，對(duì)層次化抽象出的各個(gè)功能模塊進(jìn)行封裝，便于驗(yàn)證平臺(tái)的重用；采用定向測(cè)試激勵(lì)與受約束的隨機(jī)測(cè)試激勵(lì)相結(jié)合的方式生成測(cè)試向量，可以產(chǎn)生高質(zhì)量的測(cè)試激勵(lì)；采用參數(shù)化的設(shè)計(jì)思想，使驗(yàn)證平臺(tái)具有很好的配置性；采用了記分板與斷言兩種技術(shù)實(shí)現(xiàn)自檢測(cè)機(jī)制，可以快速定位設(shè)計(jì)錯(cuò)誤，便于調(diào)試；采用了代碼覆蓋率與功能覆蓋率相結(jié)合的覆蓋率生成機(jī)制，可以有效的評(píng)估驗(yàn)證進(jìn)度，指導(dǎo)測(cè)試激勵(lì)