基于UVM的SPI接口IP核的驗(yàn)證平臺(tái)設(shè)計(jì).pdf

1、隨著集成電路規(guī)模和復(fù)雜度的急劇提高，驗(yàn)證的難度與工作量也隨之增加。一般情況下，系統(tǒng)級(jí)芯片(SoC，System on Chip)的驗(yàn)證環(huán)節(jié)所花費(fèi)的時(shí)間是整個(gè)芯片研發(fā)周期的70％以上。采用傳統(tǒng)的集成電路驗(yàn)證技術(shù)來搭建驗(yàn)證平臺(tái)不僅需要花費(fèi)大量的工作時(shí)間，而且這些傳統(tǒng)的驗(yàn)證方法已經(jīng)不能夠滿足現(xiàn)代集成電路的驗(yàn)證要求。因此，提高驗(yàn)證效率和驗(yàn)證質(zhì)量已然成為集成電路(IC，Integrated Circuit)驗(yàn)證領(lǐng)域的重大課題。
　　本文采用

2、了通用驗(yàn)證方法學(xué)(UVM，Universal Verification Methodology)來提高驗(yàn)證工作的速度與效率。主要介紹了驗(yàn)證技術(shù)的基本理論和UVM驗(yàn)證方法學(xué)，對(duì)UVM驗(yàn)證平臺(tái)的架構(gòu)和主要基本組件的結(jié)構(gòu)與功能也做了深入的研究，并且詳細(xì)剖析了驗(yàn)證平臺(tái)中一些重要的機(jī)制。SystemVerilog語言最突出的優(yōu)點(diǎn)在于能夠提高驗(yàn)證平臺(tái)的抽象層次和可重用性，滿足驗(yàn)證對(duì)于語言功能的要求。基于SystemVerilog語言的封裝、繼承、多

3、態(tài)、約束和功能覆蓋率等特性，UVM方法學(xué)充分發(fā)揮了驗(yàn)證語言的優(yōu)點(diǎn)。
　　串行外設(shè)接口(SPI，Serial Peripheral Interface)技術(shù)是一種同步全雙工高速通信總線，因其簡(jiǎn)單易用且節(jié)省PCB空間等特性被廣泛集成于越來越多的芯片中。本文在深入分析SPI接口IP核工作原理的基礎(chǔ)上，提取出一些功能驗(yàn)證點(diǎn)。在Synopsys公司的VCS軟件環(huán)境下，采用UVM方法學(xué)和SystemVerilog語言，設(shè)計(jì)了一個(gè)可用于SPI接