流水線A-D轉(zhuǎn)換器校準(zhǔn)方法研究.pdf

1、在SoC時代，將ADC、DAC集成到深亞微米、納米CMOS工藝制造的系統(tǒng)芯片中去的強(qiáng)烈需求給ADC的設(shè)計帶來了空前挑戰(zhàn)：電源電壓的降低將導(dǎo)致信號擺幅和信噪比性能降低，工藝特征尺寸的縮小使得晶體管本征增益減小，電容的匹配性變差。要達(dá)到更高精度(如14位以上)同時滿足高速要求，就需要借助各種輔助的校準(zhǔn)技術(shù)。
　　 本文針對一種14位流水線ADC設(shè)計了混合式的校準(zhǔn)方法。該方法包括了模擬領(lǐng)域的DCS方法以及數(shù)字領(lǐng)域的1.5bit/級AD

2、C增益校準(zhǔn)方法。文中利用MATLAB平臺，對這幾種校準(zhǔn)方法的效性進(jìn)行了驗證。此外，還對其中的DCS方法進(jìn)行了電路實現(xiàn)和版圖設(shè)計。
　　 文中首先從目標(biāo)ADC的結(jié)構(gòu)特點(diǎn)出發(fā)，分析了其主要誤差及誤差的特征，包括與子ADC中的比較器、MDAC、開關(guān)電容等結(jié)構(gòu)中的誤差，并對噪聲、時鐘抖動等非理想因素進(jìn)行了討論。然后，有針對性的討論了模擬校準(zhǔn)與數(shù)字校準(zhǔn)技術(shù)中有關(guān)方法和算法的原理。最后，為目標(biāo)ADC選擇并設(shè)計了混合式的校準(zhǔn)方法。其中，所設(shè)計

3、的DCS電路利用穩(wěn)定時鐘占空比的方式，達(dá)到了到穩(wěn)定時鐘相位，減少時鐘抖動的目的；數(shù)字校準(zhǔn)部分首先對1bit級、1.5bit級兩種流水線ADC結(jié)構(gòu)進(jìn)行了MATLAB建模，利用1.5bit流水線ADC校準(zhǔn)算法，降低由失配誤差帶來的影響，同時選擇MDAC增益擴(kuò)大方法作為1.5bit級子ADC的增益誤差校準(zhǔn)算法，降低由MDAC增益誤差帶來的影響。上述數(shù)字誤差校準(zhǔn)方法都在MATLAB中進(jìn)行了實現(xiàn)。
　　 DCS電路設(shè)計基于Chartere