多核多線程處理器訪存并行性分析與優(yōu)化.pdf

1、自微處理器問世以來，隨著工藝水平和處理器體系結構設計的發(fā)展，微處理器經歷了從單核到雙核，再到多核甚至眾核的發(fā)展歷程。多核多線程處理器已經成為當前主流微處理器。但是多核多核多線程技術在提升處理器性能的同時，對存儲系統(tǒng)也提出了更高的要求，存儲系統(tǒng)的性能已經成為制約多核多線程處理器性能進一步提高的重要因素。
　　存儲控制器作為處理器系統(tǒng)設計中重要的一部分，它對存儲器的訪問速度影響很大。多核多線程處理器上集成的多個存儲控制器，能夠并行執(zhí)行

2、，對緩解龐大數據量的訪存壓力起到一定的作用。但是在多線程應用環(huán)境中，訪存仍然存在體沖突問題。為了緩解多核多線程處理器中存在的體沖突問題，本文對多核多線程處理器中的訪存并行性進行了分析和研究，并且將存儲器控制器的地址映射方案作為優(yōu)化設計的方向。
　　本文在充分分析存儲系統(tǒng)結構尤其DRAM結構和工作機制的基礎上，對多線程應用程序的訪存特性，尤其是訪存中 bank并行性進行探究。并且，利用DRAMsim2實驗平臺進行了具體實驗分析驗證。