嵌入式處理器的微體系結(jié)構(gòu)優(yōu)化.pdf

1、生產(chǎn)工藝的不斷進(jìn)步以及新興應(yīng)用程序的要求不斷驅(qū)動著處理器性能的飛速提升。然而嵌入式處理器面臨著新的挑戰(zhàn):一方面，存儲器與處理器的性能差距不斷制約著處理器的整體系統(tǒng)性能;另一方面，大量新應(yīng)用的高精度浮點要求對處理器設(shè)計提出了新的需求。本文通過分析應(yīng)用特性，采用數(shù)據(jù)預(yù)取優(yōu)化處理器存儲系統(tǒng)，并設(shè)計浮點單元加速處理器數(shù)據(jù)處理。
　　主流的預(yù)取機(jī)制設(shè)計和配置并不適用嵌入式處理器:過于激進(jìn)的預(yù)取策略會干擾處理器正常訪存行為;復(fù)雜的預(yù)測和控制機(jī)

2、制會消耗大量功耗和面積。本文設(shè)計了一種基于流信息表的可變步長流預(yù)取機(jī)制。通過優(yōu)化的最小差值法對數(shù)據(jù)流進(jìn)行判定和過濾，降低電路設(shè)計復(fù)雜度;同時通過設(shè)置預(yù)取緩沖降低高速緩存(cache)端口沖突率;并對預(yù)取數(shù)據(jù)采用單獨的cache替換策略，彌補因為cache的污染對預(yù)取效果造成的負(fù)面影響。NoCOP硬件模擬平臺仿真結(jié)果顯示，針對EEMBC和SPEC2006測試集，本文的流預(yù)取機(jī)制相較于無預(yù)取時，平均性能提升比例為4.3％，性能最大提升16％

3、;相較于MSP(minimum delta prefetching)機(jī)制，平均性能提升10.5％;面積增加3.5萬等效門，總功耗增加30.1mW。
　　目前大多數(shù)預(yù)取機(jī)制并不能同時兼顧流式和鏈?zhǔn)綌?shù)據(jù)結(jié)構(gòu)，且已有的鏈?zhǔn)筋A(yù)取機(jī)制存在著存儲空間開銷大或預(yù)取準(zhǔn)確度低的問題。本文設(shè)計了集成流預(yù)取引擎和指針預(yù)取引擎的自適應(yīng)多模式預(yù)取系統(tǒng)，根據(jù)處理器實時運行信息判斷當(dāng)前工作模式效率，并完成在流預(yù)取、指針預(yù)取和無預(yù)取三種模式下的切換調(diào)整。其中，我

4、們設(shè)計的FCDP(filtered content directed prefetching)指針預(yù)取機(jī)制，通過基于偏移地址的過濾方法對CDP(content directed prefetching)機(jī)制進(jìn)行準(zhǔn)確率的優(yōu)化，可以平均降低35％的預(yù)取發(fā)起數(shù)量。NoCOP硬件模擬平臺仿真結(jié)果顯示，針對EEMBC、SPEC2006和Olden測試集，預(yù)取系統(tǒng)與單獨采用流預(yù)取和FCDP預(yù)取時分別提升11.7％和50.6％，能在預(yù)取效果不理想時及

5、時關(guān)閉預(yù)取引擎，降低系統(tǒng)功耗。
　　根據(jù)新應(yīng)用大量的浮點數(shù)據(jù)，以及越來越高的精度要求，本文設(shè)計了適用于嵌入式處理器的浮點單元，用于加速浮點數(shù)據(jù)的處理。同時，提出了利用軟件模擬器統(tǒng)計應(yīng)用特性來指導(dǎo)RTL(register transfer level)級設(shè)計的方法實例。浮點單元設(shè)計采用load/store與浮點算術(shù)指令分開處理的方式，高度復(fù)用了原整型流水線的邏輯單元，并與整型流水線緊密耦合。實驗與邏輯綜合結(jié)果表明，浮點單元支持MIP