嵌入式處理器的微體系結構優(yōu)化.pdf

1、生產工藝的不斷進步以及新興應用程序的要求不斷驅動著處理器性能的飛速提升。然而嵌入式處理器面臨著新的挑戰(zhàn):一方面，存儲器與處理器的性能差距不斷制約著處理器的整體系統(tǒng)性能;另一方面，大量新應用的高精度浮點要求對處理器設計提出了新的需求。本文通過分析應用特性，采用數(shù)據預取優(yōu)化處理器存儲系統(tǒng)，并設計浮點單元加速處理器數(shù)據處理。
　　主流的預取機制設計和配置并不適用嵌入式處理器:過于激進的預取策略會干擾處理器正常訪存行為;復雜的預測和控制機

2、制會消耗大量功耗和面積。本文設計了一種基于流信息表的可變步長流預取機制。通過優(yōu)化的最小差值法對數(shù)據流進行判定和過濾，降低電路設計復雜度;同時通過設置預取緩沖降低高速緩存(cache)端口沖突率;并對預取數(shù)據采用單獨的cache替換策略，彌補因為cache的污染對預取效果造成的負面影響。NoCOP硬件模擬平臺仿真結果顯示，針對EEMBC和SPEC2006測試集，本文的流預取機制相較于無預取時，平均性能提升比例為4.3％，性能最大提升16％

3、;相較于MSP(minimum delta prefetching)機制，平均性能提升10.5％;面積增加3.5萬等效門，總功耗增加30.1mW。
　　目前大多數(shù)預取機制并不能同時兼顧流式和鏈式數(shù)據結構，且已有的鏈式預取機制存在著存儲空間開銷大或預取準確度低的問題。本文設計了集成流預取引擎和指針預取引擎的自適應多模式預取系統(tǒng)，根據處理器實時運行信息判斷當前工作模式效率，并完成在流預取、指針預取和無預取三種模式下的切換調整。其中，我

4、們設計的FCDP(filtered content directed prefetching)指針預取機制，通過基于偏移地址的過濾方法對CDP(content directed prefetching)機制進行準確率的優(yōu)化，可以平均降低35％的預取發(fā)起數(shù)量。NoCOP硬件模擬平臺仿真結果顯示，針對EEMBC、SPEC2006和Olden測試集，預取系統(tǒng)與單獨采用流預取和FCDP預取時分別提升11.7％和50.6％，能在預取效果不理想時及

5、時關閉預取引擎，降低系統(tǒng)功耗。
　　根據新應用大量的浮點數(shù)據，以及越來越高的精度要求，本文設計了適用于嵌入式處理器的浮點單元，用于加速浮點數(shù)據的處理。同時，提出了利用軟件模擬器統(tǒng)計應用特性來指導RTL(register transfer level)級設計的方法實例。浮點單元設計采用load/store與浮點算術指令分開處理的方式，高度復用了原整型流水線的邏輯單元，并與整型流水線緊密耦合。實驗與邏輯綜合結果表明，浮點單元支持MIP