銅電阻測(cè)試儀中控制器電路與DDS系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、本論文重點(diǎn)研究了用于銅電阻測(cè)試儀的核心部件，它包括微控制器電路和基于FPGA的DDS模塊。
　　論文完成了銅電阻測(cè)量?jī)x系統(tǒng)的總體結(jié)構(gòu)設(shè)計(jì)，它包括采用飛利浦公司的32位 ARM7微控制器、基于FPGA的DDS模塊、測(cè)量電路、鍵盤輸入及顯示模塊。通過鍵盤和液晶配合，設(shè)置待測(cè)電阻的測(cè)量條件并送微控制器儲(chǔ)存。微控制器將命令通過 SPI總線向 DDS模塊發(fā)布，從 FPGA輸出的直接數(shù)字頻率合成的正弦波信號(hào)控制電阻測(cè)量部分的恒流源電路。

2、>　　論文完成了微控制器、鍵盤輸入及顯示模塊部分的軟硬件設(shè)計(jì)和實(shí)現(xiàn)。重點(diǎn)研究并完成了電阻測(cè)量?jī)x系統(tǒng)的核心部分 DDS模塊的電路設(shè)計(jì)。采用硬件描述語(yǔ)言，完成了DDS系統(tǒng)中的相位累加器、查找表 ROM、D/A轉(zhuǎn)換器和低通濾波器四部分的設(shè)計(jì)。在相位累加器的設(shè)計(jì)中，為提高運(yùn)算速度，加法器采用四級(jí)流水線技術(shù)，累加結(jié)果的高10位作為尋址查找表的地址；為等效增大查找表 ROM的容量，存儲(chǔ)數(shù)據(jù)時(shí)利用波形的對(duì)稱性存儲(chǔ)其四分之一個(gè)周期，其他地址通過變換來進(jìn)